KR100407986B1 - 워드 라인 구동 회로 - Google Patents

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KR100407986B1
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Abstract

본 발명은 타임 로스(time loss)를 방지함과 동시에 트랜지스터의 숫자를 줄이고 레이아웃 면적을 축소시키도록 한 워드 라인 구동 회로에 관한 것으로서, 게이트에 전원전압이 연결되고 소오스는 접지단에 연결되며 드레인은 서브 워드 라인에 연결되는 제 1 도전형 트랜지스터와, 상기 제 1 도전형 트랜지스터의 드레인에 드레인 연결되고 게이트는 메인 워드 라인 드라이버의 출력신호에 연결되고 소오스는 서브 워드 라인 드라이버의 출력신호에 연결되는 제 2 도전형 트랜지스터를 포함하여 구성됨을 특징으로 한다.

Description

워드 라인 구동 회로{word line driving circuit}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 고집적 메모리 소자에 적당한 워드 라인 구동 회로에 관한 것이다.
일반적으로 반도체 메모리 장치에서의 워드라인 구동회로는 메모리 셀에 연결된 로우 어드레스와 칼럼 어드레스를 디코딩하여 메모리 셀에 연결된 워드라인을 구동 또는 비구동시키는 역할을 한다.
그리고 워드라인 배선의 간격은 메모리 셀의 크기가 감소할수록 더욱 타이트하게 되고 이와 같은 현상을 개선하기 위하여 계층적 워드라인 구조를 갖는 반도체 메모리 장치가 쓰이고 있다.
이와 같은 계층적 워드라인 구동회로는 각 메인 워드라인 구동부에 복수개의 서브 워드라인 구동부가 연결되어 있는 구조이므로 워드라인 배선의 간격을 완화시킬 수 있다.
이하, 첨부된 도면을 참고하여 종래의 워드 라인 구동 회로를 설명하면 다음과 같다.
도 1은 종래의 셀프 승압(self boosted) 방식의 워드 라인 구동 회로를 나타낸 회로도이고, 도 2는 종래의 가상 스텍(pseudo static) 방식의 워드 라인 구동 회로를 나타낸 회로도이다.
종래의 셀프 승압 방식의 워드 라인 구동 회로는 도 1에 도시한 바와 같이, 3개의 NMOS 트랜지스터(Q1, Q2, Q3)로 구성된다.
즉, 게이트에 메인 워드 라인 드라이버(Main Word Line Driver : MWD)(도시되지 않음)의 출력신호(MWLB)가 인가되고 소오스는 접지단(GND)단에 연결되며 드레인은 워드라인(SWL)에 연결되는 제 1 NMOS트랜지스터(Q1)와, 상기 MWLB의 반대 위상(MWL)에 소오스가 연결되고 게이트에 칩 내부의 승압전원(Vpp)이 인가되며 드레인을 출력단으로 하는 제 2 NMOS 트랜지스터(Q2)와, 상기 제 2 NMOS 트랜지스터(Q2)의 드레인에 게이트가 연결되고 상기 제 1 NMOS 트랜지스터(Q1)의 드레인에 소오스가 연결되고 서브 워드 라인 디코더(도시되지 않음)(Sub Word LineDecoder ; SWD)의 출력신호(FX)에 드레인이 연결되는 제 3 NMOS 트랜지스터(Q3)로 구성된다.
여기서 상기 승압전원(Vpp)은 최소 셀 데이터 전압 + 셀 문턱전압(Vt) 이상의 전위이고, 상기 제 1 NMOS 트랜지스터(Q1)의 드레인과 제 3 NMOS 트랜지스터(Q3)의 소오스는 공통 출력단이 된다.
종래의 가상 스텍 방식의 워드 라인 구동 회로는 도 2에 도시한 바와 같이, 2개의 NMOS 트랜지스터(Q1,Q2)와 하나의 PMOS 트랜지스터(Q3)로 구성된다.
즉, 게이트에 메인 워드 라인 드라이버의 출력신호(MWLB)가 인가되고 소오스는 접지단(GND)에 연결되고 드레인은 워드라인(SWL)에 연결되는 제 1 NMOS 트랜지스터(Q1)와, 상기 워드라인(SWL)에 드레인이 연결되고 소오스는 접지단(GND)에 연결되고 게이트에 서브 워드 라인 디코더의 출력신호(FXB)가 인가되는 제 2 NMOS 트랜지스터(Q2)와, 상기 제 1 NMOS 트랜지스터(Q1)의 드레인에 드레인이 연결되고 게이트에 상기 메인 워드 라인 드라이버의 출력신호가 인가되며 소오스에 FXB의 반대 위상을 갖는 신호(FX)가 연결되는 PMOS 트랜지스터(Q3)로 구성된다.
한편, 도 1 및 도 2에서 미설명한 NMOS 트랜지스터(Q4)와 캐패시터(C)는 워드라인(SWL) 및 비트라인에 연결되는 메모리 셀이다.
도 3은 종래의 셀프 승압 방식의 워드 라인 구동 회로의 동작 파형도이고, 도 4는 종래의 가상 스텍 방식의 워드 라인 구동 회로의 동작 파형도이다.
도 3에서와 같이, 메인 워드 라인 드라이버의 출력신호(MWLB)가 "Low"로 가는 동시에 그 반대 위상인 MWL 신호가 "Low"에서 "High"상태로 천이하고 그 전위는Vpp 레벨이다.
이는 메모리 셀의 "High"전위와 최소 메모리 셀의 문턱전위 이상 높은 전원으로 칩에서 생성되는 전압이다.
이후 제 3 NMOS 트랜지스터(Q3)의 게이트가 Vpp레벨이므로 그 드레인은 승압스트랩(booststrap)에 의해 Vpp+Vt 전위로 상승한다.
이 승압 노드(boosted node)는 바로 서브 워드 라인(SWL)의 풀-업(pull-up) 트랜지스터인 제 2 NMOS 트랜지스터(Q2)의 게이트이므로 FX가 "High"가 되면 SWL의 전위는 상기 제 2 NMOS 트랜지스터(Q2)의 Vt 저하 없이 FX의 전위인 Vpp가 실리게 된다.
도 4에서와 같이, 워드 라인을 활성화시키기 위해서 메인 워드 라인 드라이버의 출력신호(MWLB)가 "High"에서 "Low"로 천이하면 제 1 NMOS 트랜지스터(Q1)를 OFF시키고 PMOS 트랜지스터(Q3)를 ON시킨다.
이후, 서브 워드 라인 드라이버의 출력신호(FXB)가 "High"가 되어 제 2 NMOS 트랜지스터(Q2)를 OFF시키어 서브 워드 라인을 활성화시킬 준비를 하고 FX가 "High" 즉 Vpp 레벨이 되면 PMOS 트랜지스터(Q3)를 통해 Vt 드롭(drop)없이 서브 워드 라인이 Vpp 레벨이 된다.
그러나 상기와 같은 종래의 워드 라인 구동 회로에 있어서 다음과 같은 문제점이 있었다.
첫째, 셀프 승압 방식은 3개의 NMOS 트랜지스터로 레이아웃하여 N-웰 영역이별도로 필요 없는 관계로 인하여 레이아웃 면적의 절감 효과는 있으나 MWL이 활성화되고 FX가 활성화되는 사이에 승압 노드가 승압 되기를 기다려야 하기 때문에 워드 라인을 활성화하는데 있어 속도가 저하된다.
둘째, 가상 스텍 방식은 타임 로스(time loss)가 없어 고속화에는 유리하나 CMOS로 구성되어(2개의 NMOS 트랜지스터와 하나의 PMOS 트랜지스터) 메모리 소자의 소형화에는 그 한계가 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 타임 로스를 방지함과 동시에 트랜지스터의 숫자를 줄이고 레이아웃 면적을 축소시키도록 한 워드 라인 구동 회로를 제공하는데 그 목적이 있다.
도 1은 종래의 셀프 승압 방식의 워드 라인 구동 회로를 나타낸 회로도
도 2는 종래의 가상 스텍 방식의 워드 라인 구동 회로를 나타낸 회로도
도 3은 종래의 셀프 승압 방식의 워드 라인 구동 회로의 동작 파형도
도 4는 종래의 가상 스텍 방식의 워드 라인 구동 회로의 동작 파형도
도 5는 본 발명에 의한 워드 라인 구동 회로를 나타낸 회로도
도면의 주요 부분에 대한 부호의 설명
Q1 : NMOS 트랜지스터 Q2 : PMOS 트랜지스터
Q3 : NMOS 트랜지스터 C : 캐패시터
상기와 같은 목적을 달성하기 위한 본 발명에 의한 워드 라인 구동 회로는 게이트에 전원전압이 연결되고 소오스는 접지단에 연결되며 드레인은 서브 워드 라인에 연결되는 NMOS 트랜지스터(Q1)와,상기 NMOS 트랜지스터(Q1)의 드레인에 드레인 연결되고 게이트는 메인 워드 라인 드라이버의 출력신호에 연결되고 소오스는 서브 워드 라인 드라이버의 출력신호에 연결되는 PMOS 트랜지스터(Q2)를 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 워드 라인 구동 회로를 상세히 설명하면 다음과 같다.
도 5는 본 발명에 의한 워드 라인 구동 회로를 나타낸 회로도이다.
도 5에 도시한 바와 같이, 게이트에 전원전압(VDD)이 연결되고 소오스는 접지단(GND)에 연결되며 드레인은 서브 워드 라인(SWL)에 연결되는 NMOS 트랜지스터(Q1)와, 상기 NMOS 트랜지스터(Q1)의 드레인에 드레인 연결되고 게이트에 메인 워드 라인 드라이버의 출력신호(MWLB)에 연결되고 소오스는 서브 워드 라인 드라이버의 출력신호(FX)에 연결되는 PMOS 트랜지스터(Q2)로 구성된다.
한편, 워드 라인 구동 회로에는 서브 워드 라인(SWL)에 게이트가 연결되고 비트 라인(bit line)에 소오스(또는 드레인)가 연결되고 드레인(또는 소오스)에 캐패시터(C)가 연결되는 NMOS 트랜지스터(Q3)로 이루어진 메모리 셀이 연결되어 있다.
상기와 같이 구성된 본 발명에 의한 워드 라인 구동 회로의 동작을 설명하면 다음과 같다.
먼저, 워드 라인을 활성화시키기 위해서 메인 워드 라인 드라이버의 출력신호(MWLB)가 "High"에서 "Low"로 천이하면 PMOS 트랜지스터(Q2)는 ON된다.
이후, 서브 워드 라인 드라이버의 출력신호(FX)가 "Low"에서 "High" 즉 Vpp 레벨이 되면 PMOS 트랜지스터(Q2)를 통해 Vt 드롭없이 서브 워드 라인(SWL)이 Vpp 레벨이 된다.
그리고 메인 워드 라인 드라이버의 출력신호(MWLB)가 "Low"에서 "High"가 되면 서브 워드 라인(SWL)의 전위는 NMOS 트랜지스터(Q1)에 의해 접지(GND) 레벨로 내려가서 메모리 셀의 NMOS 트랜지스터(Q3)를 OFF시킨다.
이상에서 설명한 바와 같이 본 발명에 의한 워드 라인 구동 회로는 다음과같은 효과가 있다.
즉, 2개의 MOS 트랜지스터를 이용하여 워드 라인 구동 회로를 구성함으로서 레이아웃 면적을 줄일 수 있어 칩 크기를 소형화시킬 수 있고 타임 로스를 줄이어 워드 라인을 빠르게 활성화시킬 수 있다.

Claims (2)

  1. 게이트에 전원전압이 인가되어 항상 턴온 상태를 유지하고 소오스는 접지단에 연결되며 드레인은 서브 워드 라인에 연결되어 PMOS 트랜지스터(Q2)의 게이트에 인가되는 /메인 워드 라인 드라이버의 출력신호(MWLB)가 Low 레벨에서 High 레벨로 되어 PMOS 트랜지스터(Q2)가 턴오프되면 서브 워드라인의 전위를 그라운드 레벨로 변화시키는 NMOS 트랜지스터(Q1)와,
    상기 NMOS 트랜지스터(Q1)의 드레인에 드레인 연결되고 게이트는 메인 워드 라인 드라이버의 출력신호에 연결되고 소오스는 서브 워드 라인 드라이버의 출력신호에 연결되는 PMOS 트랜지스터(Q2)를 포함하여 구성됨을 특징으로 하는 워드 라인 구동 회로.
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* Cited by examiner, † Cited by third party
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KR970051195A (ko) * 1995-12-08 1997-07-29 김주용 하위 워드 라인 구동 회로 및 이를 이용한 반도체 메모리 장치
KR19990047943A (ko) * 1997-12-06 1999-07-05 구본준 반도체 메모리의 워드 라인 구동회로

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