JP2003133935A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】 ディープパワーダウンモードを有する半導体
記憶装置において、内部電圧投入時、正確かつ確実に内
部電圧を生成する。 【解決手段】 ディープパワーダウンモードを制御する
パワーカットイネーブル信号（ＰＣＵＴｅ）を生成する
レベル変換回路（９６０）の出力部に、このレベル変換
回路の出力信号を電源投入時所定の非活性状態に設定す
る初期化回路を設ける。この初期化回路は、たとえば、
レベル変換回路（９６０）の出力ノードに接続され、電
源投入時この出力ノードの電圧をプルアップする容量素
子（２）と、この出力ノードの電圧レベルをラッチする
ラッチ回路（３，４）で構成する。電源投入時、この初
期化回路により、強制的にパワーカットイネーブル信号
を非活性化して、周辺電源電圧を生成し、制御回路（９
０４）の出力信号に従ってレベル変換回路の内部ノード
を初期設定する。
記憶装置において、内部電圧投入時、正確かつ確実に内
部電圧を生成する。 【解決手段】 ディープパワーダウンモードを制御する
パワーカットイネーブル信号（ＰＣＵＴｅ）を生成する
レベル変換回路（９６０）の出力部に、このレベル変換
回路の出力信号を電源投入時所定の非活性状態に設定す
る初期化回路を設ける。この初期化回路は、たとえば、
レベル変換回路（９６０）の出力ノードに接続され、電
源投入時この出力ノードの電圧をプルアップする容量素
子（２）と、この出力ノードの電圧レベルをラッチする
ラッチ回路（３，４）で構成する。電源投入時、この初
期化回路により、強制的にパワーカットイネーブル信号
を非活性化して、周辺電源電圧を生成し、制御回路（９
０４）の出力信号に従ってレベル変換回路の内部ノード
を初期設定する。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置に関
し、特に、この半導体装置の内部電圧を外部電源電圧か
ら生成する内部電圧発生回路の構成に関する。より特定
的には、内部電圧の発生動作を停止するディープパワー
ダウンモードの制御の構成に関する。
し、特に、この半導体装置の内部電圧を外部電源電圧か
ら生成する内部電圧発生回路の構成に関する。より特定
的には、内部電圧の発生動作を停止するディープパワー
ダウンモードの制御の構成に関する。
【０００２】
【従来の技術】図２１は、従来のダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）のアレイ部の構成を
概略的に示す図である。図２１において、ビット線ＢＬ
およびＺＢＬとワード線ＷＬの交差部に対応してメモリ
セルＭＣが配置される。図２１においては、ビット線Ｂ
Ｌとワード線ＷＬの交差部に対応して配置されるメモリ
セルＭＣを代表的に示す。メモリセルＭＣは、行列状に
配列され、各メモリセル行に対応してワード線ＷＬが配
置され、各メモリセル列に対応してビット線ＢＬおよび
ＺＢＬの対が配置される。このビット線対の一方のビッ
ト線とワード線の交差部に対応してメモリセルＭＣが配
置される。
ム・アクセス・メモリ（ＤＲＡＭ）のアレイ部の構成を
概略的に示す図である。図２１において、ビット線ＢＬ
およびＺＢＬとワード線ＷＬの交差部に対応してメモリ
セルＭＣが配置される。図２１においては、ビット線Ｂ
Ｌとワード線ＷＬの交差部に対応して配置されるメモリ
セルＭＣを代表的に示す。メモリセルＭＣは、行列状に
配列され、各メモリセル行に対応してワード線ＷＬが配
置され、各メモリセル列に対応してビット線ＢＬおよび
ＺＢＬの対が配置される。このビット線対の一方のビッ
ト線とワード線の交差部に対応してメモリセルＭＣが配
置される。
【０００３】ビット線ＢＬおよびＺＢＬに対し、スタン
バイ状態時に、ビット線ＢＬおよびＺＢＬをビット線プ
リチャージ電圧Ｖｂｌレベルにプリチャージしかつイコ
ライズするビット線イコライズ回路ＢＰＥと、活性化
時、ビット線ＢＬおよびＺＢＬの電圧を差動増幅しかつ
ラッチするセンスアンプＳＡが設けられる。このセンス
アンプＳＡに対して、センスアンプ活性化信号／ＳＡＰ
の活性化時導通し、センスアンプＳＡにハイレベル電源
ノードのアレイ電源電圧Ｖｄｄｓを伝達するセンス電源
線に結合するセンス活性化トランジスタＡＳＰＴと、セ
ンスアンプ活性化信号ＳＡＮの活性化時導通し、活性化
時センスアンプＳＡのローレベル電源ノードを接地電圧
Ｖｓｓを伝達するセンス接地線に結合するセンスアンプ
活性化トランジスタＡＳＮＴが設けられる。
バイ状態時に、ビット線ＢＬおよびＺＢＬをビット線プ
リチャージ電圧Ｖｂｌレベルにプリチャージしかつイコ
ライズするビット線イコライズ回路ＢＰＥと、活性化
時、ビット線ＢＬおよびＺＢＬの電圧を差動増幅しかつ
ラッチするセンスアンプＳＡが設けられる。このセンス
アンプＳＡに対して、センスアンプ活性化信号／ＳＡＰ
の活性化時導通し、センスアンプＳＡにハイレベル電源
ノードのアレイ電源電圧Ｖｄｄｓを伝達するセンス電源
線に結合するセンス活性化トランジスタＡＳＰＴと、セ
ンスアンプ活性化信号ＳＡＮの活性化時導通し、活性化
時センスアンプＳＡのローレベル電源ノードを接地電圧
Ｖｓｓを伝達するセンス接地線に結合するセンスアンプ
活性化トランジスタＡＳＮＴが設けられる。
【０００４】メモリセルＭＣは、この電荷の形態で情報
を記憶するメモリキャパシタＭＱと、ワード線ＷＬ上の
信号電圧に従ってメモリセルキャパシタＭＱを対応のビ
ット線ＢＬ（またはＺＢＬ）に結合するアクセストラン
ジスタＭＴを含む。このアクセストランジスタＭＴは、
通常、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電
界効果トランジスタ）で構成され、そのバックゲート
に、負のバイアス電圧Ｖｂｂが与えられる。負のバイア
ス電圧ＶｂｂをアクセストランジスタＭＴのバックゲー
トに与えることにより、しきい値電圧の安定化、信号線
と基板領域との間の寄生容量の低減およびアクセストラ
ンジスタのドレイン／ソースの接合容量の低減の実現を
図る。
を記憶するメモリキャパシタＭＱと、ワード線ＷＬ上の
信号電圧に従ってメモリセルキャパシタＭＱを対応のビ
ット線ＢＬ（またはＺＢＬ）に結合するアクセストラン
ジスタＭＴを含む。このアクセストランジスタＭＴは、
通常、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電
界効果トランジスタ）で構成され、そのバックゲート
に、負のバイアス電圧Ｖｂｂが与えられる。負のバイア
ス電圧ＶｂｂをアクセストランジスタＭＴのバックゲー
トに与えることにより、しきい値電圧の安定化、信号線
と基板領域との間の寄生容量の低減およびアクセストラ
ンジスタのドレイン／ソースの接合容量の低減の実現を
図る。
【０００５】ビット線イコライズ回路ＢＰＥは、アレイ
電源電圧Ｖｄｄｓの中間電圧（Ｖｄｄｓ／２）のビット
線プリチャージ電圧Ｖｂｌをビット線イコライズ指示信
号ＢＬＥＱに従ってビット線ＢＬおよびＺＢＬに伝達す
る。
電源電圧Ｖｄｄｓの中間電圧（Ｖｄｄｓ／２）のビット
線プリチャージ電圧Ｖｂｌをビット線イコライズ指示信
号ＢＬＥＱに従ってビット線ＢＬおよびＺＢＬに伝達す
る。
【０００６】ワード線ＷＬは、選択時、アレイ電源電圧
Ｖｄｄｓよりも高い電圧レベルの高電圧Ｖｐｐレベルに
駆動される。選択ワード線ＷＬを高電圧Ｖｐｐレベルに
駆動することにより、メモリセルのアクセストランジス
タＭＴのしきい値電圧損失を伴うことなくメモリキャパ
シタＭＱの記憶ノードに、アレイ電源電圧Ｖｄｄｓレベ
ルのＨデータを格納する。
Ｖｄｄｓよりも高い電圧レベルの高電圧Ｖｐｐレベルに
駆動される。選択ワード線ＷＬを高電圧Ｖｐｐレベルに
駆動することにより、メモリセルのアクセストランジス
タＭＴのしきい値電圧損失を伴うことなくメモリキャパ
シタＭＱの記憶ノードに、アレイ電源電圧Ｖｄｄｓレベ
ルのＨデータを格納する。
【０００７】メモリキャパシタＭＱは、データを記憶す
るストレージノードと対向する電極ノード（セルプレー
トノード）に、一定のセルプレート電圧Ｖｃｐを受け
る。通常、このセルプレート電圧Ｖｃｐも、アレイ電源
電圧Ｖｄｄｓの中間電圧（Ｖｄｄｓ／２）の電圧レベル
である。
るストレージノードと対向する電極ノード（セルプレー
トノード）に、一定のセルプレート電圧Ｖｃｐを受け
る。通常、このセルプレート電圧Ｖｃｐも、アレイ電源
電圧Ｖｄｄｓの中間電圧（Ｖｄｄｓ／２）の電圧レベル
である。
【０００８】上述のように、ＤＲＡＭにおいては、それ
ぞれ電圧レベルの異なる複数種類の電圧が用いられる。
これらの複数種類の電圧を、外部で発生してＤＲＡＭに
与える場合、システムの規模が大きくなり、またシステ
ム全体の消費電流も増大する（配線損失が生じるた
め）。また、ＤＲＡＭにおいても、電源端子数が増大す
る。したがってこれらの複数種類の電圧は、ＤＲＡＭ内
部で生成される。
ぞれ電圧レベルの異なる複数種類の電圧が用いられる。
これらの複数種類の電圧を、外部で発生してＤＲＡＭに
与える場合、システムの規模が大きくなり、またシステ
ム全体の消費電流も増大する（配線損失が生じるた
め）。また、ＤＲＡＭにおいても、電源端子数が増大す
る。したがってこれらの複数種類の電圧は、ＤＲＡＭ内
部で生成される。
【０００９】図２２は、ＤＲＡＭの内部電圧に関連する
部分の構成を概略的に示す図である。図２２において、
ＤＲＡＭは、行列状に配列される複数のメモリセル（図
２１のメモリセルＭＣ）を有するメモリセルアレイ９０
２と、外部からのコマンドＣＭＤに従って、このコマン
ドが指定する動作モードを実現するための動作制御信号
を生成する制御回路９０４と、制御回路９０４の制御の
もとに活性化され、外部からの行アドレス信号ＲＡに従
ってメモリセルアレイ９０２のアドレス指定された行に
対応して配置されたワード線を選択状態へ駆動するため
の行選択回路９０６と、制御回路９０４により選択的に
活性化され、活性化時、行選択回路９０６により選択さ
れた行上のメモリセルのデータを検知し増幅しかつラッ
チするセンスアンプ群９０８と、制御回路９０４の制御
のもとに動作し、活性化時、外部からの列アドレス信号
ＣＡに従ってメモリセルアレイ９０２のアドレス指定さ
れた列に対応するメモリセルを選択する列選択回路９１
０と、外部電源電圧ＥＸＶＤＤに従って各種内部電源Ｖ
ｐｐ、Ｖｂｂ、Ｖｂｌ、Ｖｃｐ、Ｖｄｄｓ、およびＶｄ
ｄｐを生成する内部電圧発生回路９００を含む。
部分の構成を概略的に示す図である。図２２において、
ＤＲＡＭは、行列状に配列される複数のメモリセル（図
２１のメモリセルＭＣ）を有するメモリセルアレイ９０
２と、外部からのコマンドＣＭＤに従って、このコマン
ドが指定する動作モードを実現するための動作制御信号
を生成する制御回路９０４と、制御回路９０４の制御の
もとに活性化され、外部からの行アドレス信号ＲＡに従
ってメモリセルアレイ９０２のアドレス指定された行に
対応して配置されたワード線を選択状態へ駆動するため
の行選択回路９０６と、制御回路９０４により選択的に
活性化され、活性化時、行選択回路９０６により選択さ
れた行上のメモリセルのデータを検知し増幅しかつラッ
チするセンスアンプ群９０８と、制御回路９０４の制御
のもとに動作し、活性化時、外部からの列アドレス信号
ＣＡに従ってメモリセルアレイ９０２のアドレス指定さ
れた列に対応するメモリセルを選択する列選択回路９１
０と、外部電源電圧ＥＸＶＤＤに従って各種内部電源Ｖ
ｐｐ、Ｖｂｂ、Ｖｂｌ、Ｖｃｐ、Ｖｄｄｓ、およびＶｄ
ｄｐを生成する内部電圧発生回路９００を含む。
【００１０】内部電圧発生回路９００からの周辺電源電
圧Ｖｄｄｐは、制御回路９０４および行選択回路９０６
へ与えられる。内部電圧発生回路９００からの高電圧Ｖ
ｐｐは、また、行選択回路９０６へ与えられる。行選択
回路９０６においては、周辺電源電圧Ｖｄｄｐを動作電
源電圧として受ける行デコード回路により行選択信号が
生成され、この行選択信号に従って選択された行に対応
して配置されたワード線へ高電圧Ｖｐｐレベルのワード
線選択信号を伝達するワードドライバとが配置される。
圧Ｖｄｄｐは、制御回路９０４および行選択回路９０６
へ与えられる。内部電圧発生回路９００からの高電圧Ｖ
ｐｐは、また、行選択回路９０６へ与えられる。行選択
回路９０６においては、周辺電源電圧Ｖｄｄｐを動作電
源電圧として受ける行デコード回路により行選択信号が
生成され、この行選択信号に従って選択された行に対応
して配置されたワード線へ高電圧Ｖｐｐレベルのワード
線選択信号を伝達するワードドライバとが配置される。
【００１１】メモリセルアレイ９０２へは、ビット線プ
リチャージ電圧Ｖｂｌ、セルプレート電圧Ｖｃｐ、およ
びこのアレイの基板領域に印加される負のバイアス電圧
Ｖｂｂが与えられる。センスアンプ群９０８へは、アレ
イ電源電圧Ｖｄｄｓが動作電源電圧として与えられる。
列選択回路９１０へは、通常、周辺電源電圧Ｖｄｄｐが
動作電源電圧として与えられる（列選択信号がアレイ電
源電圧Ｖｄｄｓレベルであっても良い）。
リチャージ電圧Ｖｂｌ、セルプレート電圧Ｖｃｐ、およ
びこのアレイの基板領域に印加される負のバイアス電圧
Ｖｂｂが与えられる。センスアンプ群９０８へは、アレ
イ電源電圧Ｖｄｄｓが動作電源電圧として与えられる。
列選択回路９１０へは、通常、周辺電源電圧Ｖｄｄｐが
動作電源電圧として与えられる（列選択信号がアレイ電
源電圧Ｖｄｄｓレベルであっても良い）。
【００１２】制御回路９０４等の周辺回路を周辺電源電
圧Ｖｄｄｐで動作させ、メモリセルアレイ９０２に関連
するセンスアンプ群９０８をアレイ電源電圧Ｖｄｄｓに
従って動作させることにより、周辺回路を高速動作させ
て高速アクセスを実現し、またメモリセルのアクセスト
ランジスタおよびメモリセルキャパシタの絶縁耐圧を保
証して安定にデータを記憶する。
圧Ｖｄｄｐで動作させ、メモリセルアレイ９０２に関連
するセンスアンプ群９０８をアレイ電源電圧Ｖｄｄｓに
従って動作させることにより、周辺回路を高速動作させ
て高速アクセスを実現し、またメモリセルのアクセスト
ランジスタおよびメモリセルキャパシタの絶縁耐圧を保
証して安定にデータを記憶する。
【００１３】図２３は、図２２に示す内部電圧発生回路
９００の構成を概略的に示す図である。図２３におい
て、内部電圧発生回路９００は、外部電源電圧ＥＸＶＤ
Ｄから一定の定電流を生成する定電流源９５０と、定電
流源９５０からの定電流を電圧に変換してそれぞれ、高
電圧用の基準電圧Ｖｒｅｆｄ、周辺電源電圧用の基準電
圧Ｖｒｅｆｐおよびアレイ電源電圧用の基準電圧Ｖｒｅ
ｆｓを生成する基準電圧発生回路９５１、９５２、９５
３と、外部電源電圧ＥＸＶＤＤを動作電源電圧として受
けて負電圧Ｖｂｂを生成する負電圧発生回路９５４と、
外部電源電圧ＥＸＶＤＤを動作電源電圧として受けて、
高電圧Ｖｐｐを生成する高電圧発生回路９５５を含む。
９００の構成を概略的に示す図である。図２３におい
て、内部電圧発生回路９００は、外部電源電圧ＥＸＶＤ
Ｄから一定の定電流を生成する定電流源９５０と、定電
流源９５０からの定電流を電圧に変換してそれぞれ、高
電圧用の基準電圧Ｖｒｅｆｄ、周辺電源電圧用の基準電
圧Ｖｒｅｆｐおよびアレイ電源電圧用の基準電圧Ｖｒｅ
ｆｓを生成する基準電圧発生回路９５１、９５２、９５
３と、外部電源電圧ＥＸＶＤＤを動作電源電圧として受
けて負電圧Ｖｂｂを生成する負電圧発生回路９５４と、
外部電源電圧ＥＸＶＤＤを動作電源電圧として受けて、
高電圧Ｖｐｐを生成する高電圧発生回路９５５を含む。
【００１４】負電圧発生回路９５４は、定電流源９５０
の駆動電流に対応する大きさの電流を動作電流として発
振動作を行なう発振回路と、この発振回路の出力信号に
従ってチャージポンプ動作を行なって負電圧を発生する
ポンプ回路を含む。
の駆動電流に対応する大きさの電流を動作電流として発
振動作を行なう発振回路と、この発振回路の出力信号に
従ってチャージポンプ動作を行なって負電圧を発生する
ポンプ回路を含む。
【００１５】高電圧発生回路９５５は、定電流源９５０
の駆動電流により動作電流が決定され、所定の周期で発
振動作を行なう発振回路と、この発振回路の発振信号に
従ってチャージポンプ動作を行なって高電圧Ｖｐｐを生
成するポンプ回路と、このポンプ回路の出力電圧をレベ
ルシフトして、基準電圧発生回路９５１からの基準電圧
Ｖｒｅｆｄとを比較し、その比較結果に従ってポンプ動
作を選択的に活性化する回路とを含む。
の駆動電流により動作電流が決定され、所定の周期で発
振動作を行なう発振回路と、この発振回路の発振信号に
従ってチャージポンプ動作を行なって高電圧Ｖｐｐを生
成するポンプ回路と、このポンプ回路の出力電圧をレベ
ルシフトして、基準電圧発生回路９５１からの基準電圧
Ｖｒｅｆｄとを比較し、その比較結果に従ってポンプ動
作を選択的に活性化する回路とを含む。
【００１６】負電圧発生回路９５４においても、負電圧
Ｖｂｂの電圧レベルを検出する回路を設けられている
が、通常、ＭＯＳトランジスタ（絶縁ゲート型電界効果
トランジスタ）のしきい値電圧を用いたレベル検出回路
が、この負電圧Ｖｂｂのレベル検出のために用いられ
る。
Ｖｂｂの電圧レベルを検出する回路を設けられている
が、通常、ＭＯＳトランジスタ（絶縁ゲート型電界効果
トランジスタ）のしきい値電圧を用いたレベル検出回路
が、この負電圧Ｖｂｂのレベル検出のために用いられ
る。
【００１７】内部電圧発生回路９００は、さらに、基準
電圧発生回路９５２からの基準電圧Ｖｒｅｆｐに基いて
外部電源電圧ＥＸＶＤＤから周辺電源電圧Ｖｄｄｐを生
成する周辺電源回路９５６と、基準電圧発生回路９５３
からの基準電圧Ｖｒｅｆｓに従って外部電源電圧ＥＸＶ
ＤＤからアレイ電源電圧Ｖｄｄｓを生成するアレイ電源
回路９５７と、アレイ電源電圧Ｖｄｄｓから、その中間
電圧レベルのセルプレート電圧Ｖｃｐを生成するセルプ
レート電圧発生回路９５８と、アレイ電源電圧Ｖｄｄｓ
を動作電源電圧として受け、その中間電圧レベルのビッ
ト線プリチャージ電圧Ｖｂｌを生成するプリチャージ電
圧発生回路９５９を含む。
電圧発生回路９５２からの基準電圧Ｖｒｅｆｐに基いて
外部電源電圧ＥＸＶＤＤから周辺電源電圧Ｖｄｄｐを生
成する周辺電源回路９５６と、基準電圧発生回路９５３
からの基準電圧Ｖｒｅｆｓに従って外部電源電圧ＥＸＶ
ＤＤからアレイ電源電圧Ｖｄｄｓを生成するアレイ電源
回路９５７と、アレイ電源電圧Ｖｄｄｓから、その中間
電圧レベルのセルプレート電圧Ｖｃｐを生成するセルプ
レート電圧発生回路９５８と、アレイ電源電圧Ｖｄｄｓ
を動作電源電圧として受け、その中間電圧レベルのビッ
ト線プリチャージ電圧Ｖｂｌを生成するプリチャージ電
圧発生回路９５９を含む。
【００１８】周辺電源回路９５６は、この半導体記憶装
置において内部動作が行われるアクティブサイクル時に
動作して、大きな電流駆動力で外部電源電圧ＥＸＶＤＤ
から周辺電源電圧Ｖｄｄｐを生成し、内部回路動作時に
おける周辺電源電圧Ｖｄｄｐの低下を抑制するためのア
クティブ電源回路９５０ａと、スタンバイ状態時および
アクティブサイクル時に常時動作し、小さな消費電流で
外部電源電圧ＥＸＶＤＤから周辺電源電圧Ｖｄｄｐを生
成するスタンバイ電源回路９５０ｂを含む。このスタン
バイ電源回路９５０ｂにより、スタンバイサイクル時に
おいて、リーク電流などにより、周辺電源電圧Ｖｄｄｐ
の電圧レベルが低下するのを防止する。
置において内部動作が行われるアクティブサイクル時に
動作して、大きな電流駆動力で外部電源電圧ＥＸＶＤＤ
から周辺電源電圧Ｖｄｄｐを生成し、内部回路動作時に
おける周辺電源電圧Ｖｄｄｐの低下を抑制するためのア
クティブ電源回路９５０ａと、スタンバイ状態時および
アクティブサイクル時に常時動作し、小さな消費電流で
外部電源電圧ＥＸＶＤＤから周辺電源電圧Ｖｄｄｐを生
成するスタンバイ電源回路９５０ｂを含む。このスタン
バイ電源回路９５０ｂにより、スタンバイサイクル時に
おいて、リーク電流などにより、周辺電源電圧Ｖｄｄｐ
の電圧レベルが低下するのを防止する。
【００１９】アレイ電源回路９５７は、同様、アクティ
ブサイクル時に活性化され、大きな電流駆動力で、外部
電源電圧ＥＸＶＤＤからアレイ電源電圧Ｖｄｄｓを生成
するアクティブ電源回路９５７ａと、スタンバイサイク
ル時およびアクティブサイクル時において動作し、小さ
な消費電流で、このアレイ電源電圧Ｖｄｄｓのリーク電
流による低下を抑制するスタンバイ電源回路９５７ｂを
含む。
ブサイクル時に活性化され、大きな電流駆動力で、外部
電源電圧ＥＸＶＤＤからアレイ電源電圧Ｖｄｄｓを生成
するアクティブ電源回路９５７ａと、スタンバイサイク
ル時およびアクティブサイクル時において動作し、小さ
な消費電流で、このアレイ電源電圧Ｖｄｄｓのリーク電
流による低下を抑制するスタンバイ電源回路９５７ｂを
含む。
【００２０】セルプレート電圧発生回路９５８およびプ
リチャージ電圧発生回路９５９は、それぞれ、このアレ
イ電源電圧Ｖｄｄｓの１／２の電圧レベルの中間電圧
を、それぞれ、セルプレート電圧Ｖｃｐおよびビット線
プリチャージ電圧Ｖｂｌとして生成する。
リチャージ電圧発生回路９５９は、それぞれ、このアレ
イ電源電圧Ｖｄｄｓの１／２の電圧レベルの中間電圧
を、それぞれ、セルプレート電圧Ｖｃｐおよびビット線
プリチャージ電圧Ｖｂｌとして生成する。
【００２１】図２４は、図２３に示す周辺電源回路９５
６の構成の一例を示す図である。図２４において、アク
ティブ電源回路９５６ａは、活性化時、基準電圧Ｖｒｅ
ｆｐと周辺電源線９６０上の周辺電源電圧Ｖｄｄｐとを
比較する比較回路９６１と、比較回路９６１の出力信号
に従って外部電源ノードから周辺電源線９６９へ電流を
供給する電流ドライブトランジスタ９６２と、アクティ
ブサイクル指示信号ＡＣＴに従って比較回路９６１の動
作電流経路を形成する電源活性化トランジスタ９６３
と、アクティブサイクル指示信号ＡＣＴの非活性化時、
外部電源ノードと比較回路９６１の出力ノードとを結合
するＰチャネルＭＯＳトランジスタ９６４を含む。
６の構成の一例を示す図である。図２４において、アク
ティブ電源回路９５６ａは、活性化時、基準電圧Ｖｒｅ
ｆｐと周辺電源線９６０上の周辺電源電圧Ｖｄｄｐとを
比較する比較回路９６１と、比較回路９６１の出力信号
に従って外部電源ノードから周辺電源線９６９へ電流を
供給する電流ドライブトランジスタ９６２と、アクティ
ブサイクル指示信号ＡＣＴに従って比較回路９６１の動
作電流経路を形成する電源活性化トランジスタ９６３
と、アクティブサイクル指示信号ＡＣＴの非活性化時、
外部電源ノードと比較回路９６１の出力ノードとを結合
するＰチャネルＭＯＳトランジスタ９６４を含む。
【００２２】スタンバイ電源回路９５６ｂは、周辺電源
線９６９上の周辺電源電圧Ｖｄｄｐと基準電圧Ｖｒｅｆ
ｐとを比較する比較回路９６５と、比較回路９６５の出
力信号に従って外部電源ノードから周辺電源線９６９へ
電流を供給する電流ドライブトランジスタ９６６を含
む。
線９６９上の周辺電源電圧Ｖｄｄｐと基準電圧Ｖｒｅｆ
ｐとを比較する比較回路９６５と、比較回路９６５の出
力信号に従って外部電源ノードから周辺電源線９６９へ
電流を供給する電流ドライブトランジスタ９６６を含
む。
【００２３】アクティブ電源回路９５６ａにおいて、電
流ドライブトランジスタ９６２がＰチャネルＭＯＳトラ
ンジスタで構成され、電源活性化トランジスタ９６３
は、ＮチャネルＭＯＳトランジスタで構成される。アク
ティブサイクル指示信号ＡＣＴがＬレベルのときには、
電源活性化トランジスタ９６３がオン状態、ＭＯＳトラ
ンジスタ９６４がオン状態となる。この状態において
は、電流ドライブトランジスタ９６２のゲートは、外部
電源電圧ＥＸＶＤＤレベルであり、電流ドライブトラン
ジスタ９６２はオフ状態を維持する。また比較回路９６
１も、その動作電流の経路が遮断されるため、比較動作
が停止される。
流ドライブトランジスタ９６２がＰチャネルＭＯＳトラ
ンジスタで構成され、電源活性化トランジスタ９６３
は、ＮチャネルＭＯＳトランジスタで構成される。アク
ティブサイクル指示信号ＡＣＴがＬレベルのときには、
電源活性化トランジスタ９６３がオン状態、ＭＯＳトラ
ンジスタ９６４がオン状態となる。この状態において
は、電流ドライブトランジスタ９６２のゲートは、外部
電源電圧ＥＸＶＤＤレベルであり、電流ドライブトラン
ジスタ９６２はオフ状態を維持する。また比較回路９６
１も、その動作電流の経路が遮断されるため、比較動作
が停止される。
【００２４】アクティブサイクル指示信号ＡＣＴがＨレ
ベルとなると、電源活性化トランジスタ９６３がオン状
態となり、比較回路９６１の動作電流が流れる経路が形
成される。またＭＯＳトランジスタ９６４がオフ状態と
なり、外部電源ノードと比較回路９６１の出力ノードと
を切離す。この状態において、電源ドライブトランジス
タ９６２は、基準電圧Ｖｒｅｆｐと周辺電源電圧Ｖｄｄ
ｐの差に応じた電流を外部電源ノードから周辺電源線９
６９に供給する。たとえば、周辺電源電圧Ｖｄｄｐが、
基準電圧Ｖｒｅｆｐよりも低い場合には、比較回路９６
０の出力信号が電圧差に応じてローレベルとなり、電流
ドライブトランジスタ９６２が、外部電源ノードから周
辺電源線９６０に電流を供給する。周辺電源電圧Ｖｄｄ
ｐが、基準電圧Ｖｒｅｆｐよりも高くなった場合には、
比較回路９６１の出力信号はＨレベルとなり、電源ドラ
イブトランジスタ９６２はオフ状態を維持する。
ベルとなると、電源活性化トランジスタ９６３がオン状
態となり、比較回路９６１の動作電流が流れる経路が形
成される。またＭＯＳトランジスタ９６４がオフ状態と
なり、外部電源ノードと比較回路９６１の出力ノードと
を切離す。この状態において、電源ドライブトランジス
タ９６２は、基準電圧Ｖｒｅｆｐと周辺電源電圧Ｖｄｄ
ｐの差に応じた電流を外部電源ノードから周辺電源線９
６９に供給する。たとえば、周辺電源電圧Ｖｄｄｐが、
基準電圧Ｖｒｅｆｐよりも低い場合には、比較回路９６
０の出力信号が電圧差に応じてローレベルとなり、電流
ドライブトランジスタ９６２が、外部電源ノードから周
辺電源線９６０に電流を供給する。周辺電源電圧Ｖｄｄ
ｐが、基準電圧Ｖｒｅｆｐよりも高くなった場合には、
比較回路９６１の出力信号はＨレベルとなり、電源ドラ
イブトランジスタ９６２はオフ状態を維持する。
【００２５】スタンバイ電源回路９５６ｂは、このアク
ティブ電源回路９５０ａが、アクティブサイクル指示信
号ＡＣＴがＨレベルの活性状態のときに行う動作と同様
の動作を行なう。このスタンバイ電源回路９５６ｂは、
単に周辺電源線９６９の周辺電源電圧Ｖｄｄｐがスタン
バイ時においてリーク電流により低下するのを防止する
だけであり、比較回路９６５の動作電流および電源ドラ
イブトランジスタ９６６の駆動電流は小さくされる。
ティブ電源回路９５０ａが、アクティブサイクル指示信
号ＡＣＴがＨレベルの活性状態のときに行う動作と同様
の動作を行なう。このスタンバイ電源回路９５６ｂは、
単に周辺電源線９６９の周辺電源電圧Ｖｄｄｐがスタン
バイ時においてリーク電流により低下するのを防止する
だけであり、比較回路９６５の動作電流および電源ドラ
イブトランジスタ９６６の駆動電流は小さくされる。
【００２６】一方、内部電源回路９５６ａは、周辺電源
電圧Ｖｄｄｐを利用する回路動作時において、大きな電
流が消費されるため、この大きな消費電流を補償するた
め、比較回路９６１および電流ドライブトランジスタ９
６２は、大きな電流駆動力を有し、周辺電源電圧Ｖｄｄ
ｐを所定の電圧レベルに維持する。安定状態時において
は、したがってこの図２５に示す構成においては、周辺
電源電圧Ｖｄｄｐは、基準電圧Ｖｒｅｆｐと同一の電圧
レベルとなる。
電圧Ｖｄｄｐを利用する回路動作時において、大きな電
流が消費されるため、この大きな消費電流を補償するた
め、比較回路９６１および電流ドライブトランジスタ９
６２は、大きな電流駆動力を有し、周辺電源電圧Ｖｄｄ
ｐを所定の電圧レベルに維持する。安定状態時において
は、したがってこの図２５に示す構成においては、周辺
電源電圧Ｖｄｄｐは、基準電圧Ｖｒｅｆｐと同一の電圧
レベルとなる。
【００２７】アレイ電源回路９５７も、図２４に示す周
辺電源回路９５６と同様の構成を有する。アレイ電源回
路９５７においては、基準電圧Ｖｒｅｆｐに代えて、基
準電圧Ｖｒｅｆｓが用いられ、生成される電源電圧は、
周辺電源電圧Ｖｄｄｐではなく、アレイ電源電圧Ｖｄｄ
ｓである。
辺電源回路９５６と同様の構成を有する。アレイ電源回
路９５７においては、基準電圧Ｖｒｅｆｐに代えて、基
準電圧Ｖｒｅｆｓが用いられ、生成される電源電圧は、
周辺電源電圧Ｖｄｄｐではなく、アレイ電源電圧Ｖｄｄ
ｓである。
【００２８】半導体装置においては、システム規模が増
大するにつれ、発熱などを防止するため、低電力消費が
強く要求される。特に、電池を電源とする携帯機器の用
途においては、この電池寿命の観点からも消費電流を低
減する必要がある。特に、データのアクセスが行なわれ
ないスタンバイ状態は、実際にデータ処理が行われる時
間よりもその時間が長くまた、ＤＲＡＭにおいては単に
データを保持することが要求されるだけであり、このス
タンバイ状態時の消費電流を低減することが強く要求さ
れる。
大するにつれ、発熱などを防止するため、低電力消費が
強く要求される。特に、電池を電源とする携帯機器の用
途においては、この電池寿命の観点からも消費電流を低
減する必要がある。特に、データのアクセスが行なわれ
ないスタンバイ状態は、実際にデータ処理が行われる時
間よりもその時間が長くまた、ＤＲＡＭにおいては単に
データを保持することが要求されるだけであり、このス
タンバイ状態時の消費電流を低減することが強く要求さ
れる。
【００２９】このようなスタンバイ状態時における消費
電流を低減する１つの方法として、従来パワーダウンモ
ードという動作モードが用いられている。このパワーダ
ウンモードにおいては、データ保持に関係しないアドレ
ス入力バッファ回路などにおいて、動作電源電圧の供給
を停止する。これにより、データ保持に無関係な回路の
直流電流経路を遮断して、回路のリーク電流を低減し、
消費電流を低減する。
電流を低減する１つの方法として、従来パワーダウンモ
ードという動作モードが用いられている。このパワーダ
ウンモードにおいては、データ保持に関係しないアドレ
ス入力バッファ回路などにおいて、動作電源電圧の供給
を停止する。これにより、データ保持に無関係な回路の
直流電流経路を遮断して、回路のリーク電流を低減し、
消費電流を低減する。
【００３０】しかしながら、最近、さらにスタンバイ電
流を低減することが要求され、このような超低スタンバ
イ電流の要求に従って、「ディープパワーダウンモー
ド」と呼ばれるモードが用いられる。このディープパワ
ーダウンモード時においては、内部電圧発生回路の内部
電圧発生動作を停止させる。ただし、パワーダウンモー
ドは外部からのコマンドにより設定されるため、コマン
ドを受けるコマンドデコーダ等のパワーダウンモード解
除に関連する回路には、電源電圧が与えられる。
流を低減することが要求され、このような超低スタンバ
イ電流の要求に従って、「ディープパワーダウンモー
ド」と呼ばれるモードが用いられる。このディープパワ
ーダウンモード時においては、内部電圧発生回路の内部
電圧発生動作を停止させる。ただし、パワーダウンモー
ドは外部からのコマンドにより設定されるため、コマン
ドを受けるコマンドデコーダ等のパワーダウンモード解
除に関連する回路には、電源電圧が与えられる。
【００３１】図２５は、ディープパワーダウンモードの
制御を行なう部分の構成を概略的に示す図である。図２
５において、制御回路９０４は、外部からのコマンドＣ
ＭＤが、ディープパワーダウンモードを指定するときに
は、周辺電源電圧Ｖｄｄｐレベルのパワーカット信号Ｐ
ＣＵＴを生成する。ディープパワーダウンモード時にお
いては、定電流源９５０および基準電圧発生回路９５２
の動作を停止させるため、これらの外部電源電圧を動作
電源電圧として受ける回路を制御するために、制御回路
９０４からのパワーカット信号ＰＣＵＴは、レベル変換
回路９６０により、外部電源電圧ＥＸＶＤＤレベルの振
幅を有するパワーカットイネーブル信号ＰＣＵＴｅに変
換される。基準電圧発生回路９５２および定電流源９５
０は、このパワーカットイネーブル信号ＰＣＵＴｅが活
性化されると、定電流発生動作および基準電圧発生動作
を停止する。このパワーカットイネーブル信号ＰＣＵＴ
ｅは、また周辺回路にも与えられ、各周辺回路の電流経
路が遮断される。
制御を行なう部分の構成を概略的に示す図である。図２
５において、制御回路９０４は、外部からのコマンドＣ
ＭＤが、ディープパワーダウンモードを指定するときに
は、周辺電源電圧Ｖｄｄｐレベルのパワーカット信号Ｐ
ＣＵＴを生成する。ディープパワーダウンモード時にお
いては、定電流源９５０および基準電圧発生回路９５２
の動作を停止させるため、これらの外部電源電圧を動作
電源電圧として受ける回路を制御するために、制御回路
９０４からのパワーカット信号ＰＣＵＴは、レベル変換
回路９６０により、外部電源電圧ＥＸＶＤＤレベルの振
幅を有するパワーカットイネーブル信号ＰＣＵＴｅに変
換される。基準電圧発生回路９５２および定電流源９５
０は、このパワーカットイネーブル信号ＰＣＵＴｅが活
性化されると、定電流発生動作および基準電圧発生動作
を停止する。このパワーカットイネーブル信号ＰＣＵＴ
ｅは、また周辺回路にも与えられ、各周辺回路の電流経
路が遮断される。
【００３２】ディープパワーダウンモード時において、
必要な回路部分以外において、電流が消費されないた
め、また周辺回路の電流経路の遮断により、リーク電流
の発生が防止され、消費電流を大きく低減することがで
きる。
必要な回路部分以外において、電流が消費されないた
め、また周辺回路の電流経路の遮断により、リーク電流
の発生が防止され、消費電流を大きく低減することがで
きる。
【００３３】
【発明が解決しようとする課題】図２６は、図２５に示
すレベル変換回路９６０の構成の１例を示す図である。
図２６において、レベル変換回路９６０は、制御回路９
０４の出力するパワーカット信号ＰＣＵＴを受けるイン
バータＩＶ１と、ノードＮＤ０と接地ノードの間に接続
されかつそのゲートにインバータＩＶ１の出力信号を受
けるＮチャネルＭＯＳトランジスタＮＱ１と、ノードＮ
Ｄ１と接地ノードの間に接続されかつそのゲートに制御
回路９０４からのパワーカット信号ＰＣＵＴを受けるＮ
チャネルＭＯＳトランジスタＮＱ２と、外部電源ノード
とノードＮＤ０の間に接続されかつそのゲートがノード
ＮＤ１に接続されるＰチャネルＭＯＳトランジスタＰＱ
１と、外部電源ノードと内部ノードＮＤ１の間に接続さ
れかつそのゲートがノードＮＤ０に接続されるＰチャネ
ルＭＯＳトランジスタＰＱ２と、ノードＮＤ1の信号を
反転してパワーカットイネーブル信号ＰＣＵＴｅを生成
するインバータＩＶ２を含む。インバータＩＶ１は、周
辺電源電圧Ｖｄｄｐを動作電源電圧として受け、インバ
ータＩＶ２は外部電源電圧ＥＸＶＤＤを動作電源電圧と
して受ける。
すレベル変換回路９６０の構成の１例を示す図である。
図２６において、レベル変換回路９６０は、制御回路９
０４の出力するパワーカット信号ＰＣＵＴを受けるイン
バータＩＶ１と、ノードＮＤ０と接地ノードの間に接続
されかつそのゲートにインバータＩＶ１の出力信号を受
けるＮチャネルＭＯＳトランジスタＮＱ１と、ノードＮ
Ｄ１と接地ノードの間に接続されかつそのゲートに制御
回路９０４からのパワーカット信号ＰＣＵＴを受けるＮ
チャネルＭＯＳトランジスタＮＱ２と、外部電源ノード
とノードＮＤ０の間に接続されかつそのゲートがノード
ＮＤ１に接続されるＰチャネルＭＯＳトランジスタＰＱ
１と、外部電源ノードと内部ノードＮＤ１の間に接続さ
れかつそのゲートがノードＮＤ０に接続されるＰチャネ
ルＭＯＳトランジスタＰＱ２と、ノードＮＤ1の信号を
反転してパワーカットイネーブル信号ＰＣＵＴｅを生成
するインバータＩＶ２を含む。インバータＩＶ１は、周
辺電源電圧Ｖｄｄｐを動作電源電圧として受け、インバ
ータＩＶ２は外部電源電圧ＥＸＶＤＤを動作電源電圧と
して受ける。
【００３４】この図２６に示すレベル変換回路において
は、パワーカット信号ＰＣＵＴがＬレベルのときには、
インバータＩＶ１が出力するＭＯＳトランジスタＮＱ１
がオン状態、ＭＯＳトランジスタＮＱ２がオフ状態とな
る。したがって、ノードＮＤ０が、ＭＯＳトランジスタ
ＮＱ１により放電されて、その電圧レベルが低下し、Ｍ
ＯＳトランジスタＰＱ２のコンダクタンスが上昇し、ノ
ードＮＤ１の電圧レベルが上昇する。応じて、ＭＯＳト
ランジスタＰＱ１のコンダクタンスが低下し、ノードＮ
Ｄ０は、接地電圧レベルとなり、ノードＮＤ１は、ＭＯ
ＳトランジスタＰＱ２により充電されて、外部電源電圧
ＥＸＶＤＤレベルとなる。この状態においては、ノード
ＮＤ１の信号を受けるインバータＩＶ２の出力するパワ
ーカットイネーブル信号ＰＣＵＴｅは、Ｌレベルとな
る。
は、パワーカット信号ＰＣＵＴがＬレベルのときには、
インバータＩＶ１が出力するＭＯＳトランジスタＮＱ１
がオン状態、ＭＯＳトランジスタＮＱ２がオフ状態とな
る。したがって、ノードＮＤ０が、ＭＯＳトランジスタ
ＮＱ１により放電されて、その電圧レベルが低下し、Ｍ
ＯＳトランジスタＰＱ２のコンダクタンスが上昇し、ノ
ードＮＤ１の電圧レベルが上昇する。応じて、ＭＯＳト
ランジスタＰＱ１のコンダクタンスが低下し、ノードＮ
Ｄ０は、接地電圧レベルとなり、ノードＮＤ１は、ＭＯ
ＳトランジスタＰＱ２により充電されて、外部電源電圧
ＥＸＶＤＤレベルとなる。この状態においては、ノード
ＮＤ１の信号を受けるインバータＩＶ２の出力するパワ
ーカットイネーブル信号ＰＣＵＴｅは、Ｌレベルとな
る。
【００３５】逆に、パワーカット信号ＰＣＵＴがＨレベ
ルのときには、インバータＩＶ１の出力信号がＬレベル
であり、ＭＯＳトランジスタＮＱ１がオフ状態、ＭＯＳ
トランジスタＮＱ２がオン状態となる。この状態では、
上述の状態と逆に、ノードＮＤ１が接地電圧レベル、ノ
ードＮＤ０が、外部電源電圧ＥＸＶＤＤレベルとなり、
パワーカットイネーブル信号ＰＣＵＴｅが、外部電源電
圧ＥＸＶＤＤレベルの信号となる。すなわち、このレベ
ル変換回路９６０は、制御回路９０４からのパワーカッ
ト信号ＰＣＵＴの論理レベルを維持しつつ、その振幅を
変換している。
ルのときには、インバータＩＶ１の出力信号がＬレベル
であり、ＭＯＳトランジスタＮＱ１がオフ状態、ＭＯＳ
トランジスタＮＱ２がオン状態となる。この状態では、
上述の状態と逆に、ノードＮＤ１が接地電圧レベル、ノ
ードＮＤ０が、外部電源電圧ＥＸＶＤＤレベルとなり、
パワーカットイネーブル信号ＰＣＵＴｅが、外部電源電
圧ＥＸＶＤＤレベルの信号となる。すなわち、このレベ
ル変換回路９６０は、制御回路９０４からのパワーカッ
ト信号ＰＣＵＴの論理レベルを維持しつつ、その振幅を
変換している。
【００３６】周辺電源電圧Ｖｄｄｐは、外部電源電圧Ｅ
ＸＶＤＤに従って生成される。したがって、この外部電
源電圧ＥＸＶＤＤの投入時においては、図２７に示すよ
うに、周辺電源電圧Ｖｄｄｐは、外部電源電圧ＥＸＶＤ
Ｄよりも遅れて安定化する。このとき、レベル変換回路
９６０において、ノードＮＤ１がＨレベルに保持されて
いる場合には、パワーカットイネーブル信号ＰＣＵＴｅ
がＬレベルであり、確実に、定電流源９５０および基準
電圧発生回路９５２が動作して周辺電源電圧Ｖｄｄｐを
所定の電圧レベルにまで上昇させることができる。
ＸＶＤＤに従って生成される。したがって、この外部電
源電圧ＥＸＶＤＤの投入時においては、図２７に示すよ
うに、周辺電源電圧Ｖｄｄｐは、外部電源電圧ＥＸＶＤ
Ｄよりも遅れて安定化する。このとき、レベル変換回路
９６０において、ノードＮＤ１がＨレベルに保持されて
いる場合には、パワーカットイネーブル信号ＰＣＵＴｅ
がＬレベルであり、確実に、定電流源９５０および基準
電圧発生回路９５２が動作して周辺電源電圧Ｖｄｄｐを
所定の電圧レベルにまで上昇させることができる。
【００３７】しかしながら、この外部電源電圧ＥＸＶＤ
Ｄの投入時においては、周辺電源電圧Ｖｄｄｐは接地電
圧レベルであり、パワーカット信号ＰＣＵＴもＬレベル
である。このときまた、図２６に示すインバータＩＶ１
の出力信号もＬレベルであり、ＭＯＳトランジスタＮＱ
１およびＮＱ２がともにオフ状態となる。この状態で、
外部電源電圧ＥＸＶＤＤの電圧レベルが上昇した場合、
内部ノードＮＤ０およびＮＤ１の電圧レベルは不定状態
であり、図２７に示すように、ノードＮＤ１の電圧レベ
ルが中間電圧レベルに上昇することが考えられる。この
ノードＮＤ１の電圧レベルが中間電圧レベルに上昇した
場合、インバータＩＶ２の出力するパワーカットイネー
ブル信号ＰＣＵＴｅが、中間電圧レベルとなり、定電流
源９５０および基準電圧発生回路９５２は、中途半端
に、その定電流発生動作および基準動作発生動作が禁止
されるため、基準電圧Ｖｒｅｆｐが所定の電圧レベルに
まで上昇せず、周辺電源電圧Ｖｄｄｐを所定の電圧レベ
ルにまで上昇させることができなくなる。
Ｄの投入時においては、周辺電源電圧Ｖｄｄｐは接地電
圧レベルであり、パワーカット信号ＰＣＵＴもＬレベル
である。このときまた、図２６に示すインバータＩＶ１
の出力信号もＬレベルであり、ＭＯＳトランジスタＮＱ
１およびＮＱ２がともにオフ状態となる。この状態で、
外部電源電圧ＥＸＶＤＤの電圧レベルが上昇した場合、
内部ノードＮＤ０およびＮＤ１の電圧レベルは不定状態
であり、図２７に示すように、ノードＮＤ１の電圧レベ
ルが中間電圧レベルに上昇することが考えられる。この
ノードＮＤ１の電圧レベルが中間電圧レベルに上昇した
場合、インバータＩＶ２の出力するパワーカットイネー
ブル信号ＰＣＵＴｅが、中間電圧レベルとなり、定電流
源９５０および基準電圧発生回路９５２は、中途半端
に、その定電流発生動作および基準動作発生動作が禁止
されるため、基準電圧Ｖｒｅｆｐが所定の電圧レベルに
まで上昇せず、周辺電源電圧Ｖｄｄｐを所定の電圧レベ
ルにまで上昇させることができなくなる。
【００３８】また、電源投入時において、図２８に示す
ように、外部電源電圧ＥＸＶＤＤの安定化に従って、こ
の中間電圧レベルのパワーカットイネーブル信号ＰＣＵ
ＴｅがＨレベルに設定された場合には、定電流源９５０
および基準電圧発生回路９５２の動作は完全に停止され
るため、周辺電源電圧Ｖｄｄｐは生成されない。この状
態においては、制御回路９０４からのパワーカット信号
ＰＣＵＴがＬレベルの状態を維持するため、このレベル
変換回路９６０の電源投入時の不安定な状態に従って、
パワーカットイネーブル信号ＰＣＵＴｅが、電源投入時
に初期設定された状態を維持するため、所望の電圧レベ
ルの周辺電源電圧Ｖｄｄｐを生成することができない状
態が継続される。
ように、外部電源電圧ＥＸＶＤＤの安定化に従って、こ
の中間電圧レベルのパワーカットイネーブル信号ＰＣＵ
ＴｅがＨレベルに設定された場合には、定電流源９５０
および基準電圧発生回路９５２の動作は完全に停止され
るため、周辺電源電圧Ｖｄｄｐは生成されない。この状
態においては、制御回路９０４からのパワーカット信号
ＰＣＵＴがＬレベルの状態を維持するため、このレベル
変換回路９６０の電源投入時の不安定な状態に従って、
パワーカットイネーブル信号ＰＣＵＴｅが、電源投入時
に初期設定された状態を維持するため、所望の電圧レベ
ルの周辺電源電圧Ｖｄｄｐを生成することができない状
態が継続される。
【００３９】このような状態が、実使用時において発生
した場合、外部でこのパワーカットイネーブル信号ＰＣ
ＵＴｅのデッドロック状態における周辺電源電圧の非発
生を検出することができず、システム全体の誤動作を生
じる。
した場合、外部でこのパワーカットイネーブル信号ＰＣ
ＵＴｅのデッドロック状態における周辺電源電圧の非発
生を検出することができず、システム全体の誤動作を生
じる。
【００４０】また、ディープパワーダウンモードは、外
部からのコマンドに従ってエントリおよびイグジットが
設定される。したがって、このコマンドを受付けるため
に、少なくともこのディープパワーダウンモードを指定
するコマンドに関連する回路部分に対しては、ディープ
パワーダウンモード時においても、動作電源電圧を供給
する必要がある。
部からのコマンドに従ってエントリおよびイグジットが
設定される。したがって、このコマンドを受付けるため
に、少なくともこのディープパワーダウンモードを指定
するコマンドに関連する回路部分に対しては、ディープ
パワーダウンモード時においても、動作電源電圧を供給
する必要がある。
【００４１】図２９は、ディープパワーダウンモードを
指定するディープパワーダウンコマンドに関連する回路
に対して動作電源電圧を供給するための基準電圧発生回
路９５２の構成の一例を示す図である。図２９におい
て、周辺電源回路９５２は、外部電源電圧ＥＸＶＤＤか
ら参照電圧Ｖｒｅｆｐ０を生成する参照電圧発生回路９
７０と、この参照電圧Ｖｒｅｆｐ０をバッファ処理して
基準電圧Ｖｒｅｆｐを生成するアナログバッファを含
む。参照電圧発生回路９７０は、その消費電流を低減す
るために電流駆動能力は十分小さくされる。アナログバ
ッファを用いて、この参照電圧Ｖｒｅｆｐ０をバッファ
処理（増幅）することにより、高速で、基準電圧Ｖｒｅ
ｆｐ０を安定化し、かつ安定に、この基準電圧Ｖｒｅｆ
ｐを周辺電源回路へ供給することができる。
指定するディープパワーダウンコマンドに関連する回路
に対して動作電源電圧を供給するための基準電圧発生回
路９５２の構成の一例を示す図である。図２９におい
て、周辺電源回路９５２は、外部電源電圧ＥＸＶＤＤか
ら参照電圧Ｖｒｅｆｐ０を生成する参照電圧発生回路９
７０と、この参照電圧Ｖｒｅｆｐ０をバッファ処理して
基準電圧Ｖｒｅｆｐを生成するアナログバッファを含
む。参照電圧発生回路９７０は、その消費電流を低減す
るために電流駆動能力は十分小さくされる。アナログバ
ッファを用いて、この参照電圧Ｖｒｅｆｐ０をバッファ
処理（増幅）することにより、高速で、基準電圧Ｖｒｅ
ｆｐ０を安定化し、かつ安定に、この基準電圧Ｖｒｅｆ
ｐを周辺電源回路へ供給することができる。
【００４２】アナログバッファは、外部電源ノードとノ
ードＮＤ２の間に接続されかつそのゲートがノードＮＤ
２に接続されるＰチャネルＭＯＳトランジスタＮＤ２
と、外部電源ノードとノードＮＤ３の間に接続されかつ
そのゲートがノードＮＤ２に接続されるＰチャネルＭＯ
ＳトランジスタＰＱ４と、ノードＮＤ２とノードＮＤ４
の間に接続されかつそのゲートに参照電圧Ｖｒｅｆｐ０
を受けるＮチャネルＭＯＳトランジスタＮＱ３と、ノー
ドＮＤ３とノードＮＤ４の間に接続されかつそのゲート
がノードＮＤ３に接続されるＮチャネルＭＯＳトランジ
スタＮＱ４と、ＮＤ４と接地ノードの間に接続される定
電流源９７１と、ノードＮＤ４と接地ノードの間に接続
されかつそのゲートに基準電圧安定化検出信号ＰＯＲｓ
を受けるＮチャネルＭＯＳトランジスタＮＱ５を含む。
ードＮＤ２の間に接続されかつそのゲートがノードＮＤ
２に接続されるＰチャネルＭＯＳトランジスタＮＤ２
と、外部電源ノードとノードＮＤ３の間に接続されかつ
そのゲートがノードＮＤ２に接続されるＰチャネルＭＯ
ＳトランジスタＰＱ４と、ノードＮＤ２とノードＮＤ４
の間に接続されかつそのゲートに参照電圧Ｖｒｅｆｐ０
を受けるＮチャネルＭＯＳトランジスタＮＱ３と、ノー
ドＮＤ３とノードＮＤ４の間に接続されかつそのゲート
がノードＮＤ３に接続されるＮチャネルＭＯＳトランジ
スタＮＱ４と、ＮＤ４と接地ノードの間に接続される定
電流源９７１と、ノードＮＤ４と接地ノードの間に接続
されかつそのゲートに基準電圧安定化検出信号ＰＯＲｓ
を受けるＮチャネルＭＯＳトランジスタＮＱ５を含む。
【００４３】このアナログバッファは、ＭＯＳトランジ
スタＰＱ３およびＰＱ４がカレントミラー段を構成し、
ＭＯＳトランジスタＮＱ３およびＮＱ４が差動段を構成
する。参照電圧Ｖｒｅｆｐ０が、基準電圧Ｖｒｅｆｐよ
りも高い場合には、ノードＮＤ３の電圧レベルが上昇
し、基準電圧Ｖｒｅｆｐの電圧レベルが上昇する。一
方、参照電圧Ｖｒｅｆｐ０が、基準電圧Ｖｒｅｆｐより
も低い場合には、ノードＮＤ３の電圧レベルが低下し、
基準電圧ｖｒｅｆｐの電圧レベルが低下する。したがっ
て、この基準電圧Ｖｒｅｆｐは、参照電圧Ｖｒｅｆｐ０
と同じ電圧レベルとなる。
スタＰＱ３およびＰＱ４がカレントミラー段を構成し、
ＭＯＳトランジスタＮＱ３およびＮＱ４が差動段を構成
する。参照電圧Ｖｒｅｆｐ０が、基準電圧Ｖｒｅｆｐよ
りも高い場合には、ノードＮＤ３の電圧レベルが上昇
し、基準電圧Ｖｒｅｆｐの電圧レベルが上昇する。一
方、参照電圧Ｖｒｅｆｐ０が、基準電圧Ｖｒｅｆｐより
も低い場合には、ノードＮＤ３の電圧レベルが低下し、
基準電圧ｖｒｅｆｐの電圧レベルが低下する。したがっ
て、この基準電圧Ｖｒｅｆｐは、参照電圧Ｖｒｅｆｐ０
と同じ電圧レベルとなる。
【００４４】基準電圧安定化検出信号ＰＯＲｓは、外部
電源電圧ＥＸＶＤＤの投入時に、アレイ電源用の基準電
圧Ｖｒｅｆｓの電圧レベルが所定電圧レベルに到達する
かまたは所定の電圧レベルで安定化すると活性化され、
このアナログバッファの動作電流を大きくし、高速で、
基準電圧Ｖｒｅｆｐを安定状態へ駆動する。
電源電圧ＥＸＶＤＤの投入時に、アレイ電源用の基準電
圧Ｖｒｅｆｓの電圧レベルが所定電圧レベルに到達する
かまたは所定の電圧レベルで安定化すると活性化され、
このアナログバッファの動作電流を大きくし、高速で、
基準電圧Ｖｒｅｆｐを安定状態へ駆動する。
【００４５】しかしながら、周辺電源回路９５２が、デ
ィープパワーダウンモード時においても、ディープパワ
ーダウンモード解除のコマンドを受け付けるために制御
回路を活性化させる必要があり、活性化されている場合
には、このディープパワーダウンモード時においても基
準電圧Ｖｒｅｆｐを生成する必要がある。この場合に
は、ディープパワーダウンモード解除時において、基準
電圧安定化検出信号ＰＯＲｓを非活性状態のＬレベルに
保持する必要がある。すでに、ディープパワーダウンモ
ード時においても、基準電圧発生回路９５２が動作し基
準電圧Ｖｒｅｆｐが生成されており、必要以上に電流が
消費されるのを防止するためである。
ィープパワーダウンモード時においても、ディープパワ
ーダウンモード解除のコマンドを受け付けるために制御
回路を活性化させる必要があり、活性化されている場合
には、このディープパワーダウンモード時においても基
準電圧Ｖｒｅｆｐを生成する必要がある。この場合に
は、ディープパワーダウンモード解除時において、基準
電圧安定化検出信号ＰＯＲｓを非活性状態のＬレベルに
保持する必要がある。すでに、ディープパワーダウンモ
ード時においても、基準電圧発生回路９５２が動作し基
準電圧Ｖｒｅｆｐが生成されており、必要以上に電流が
消費されるのを防止するためである。
【００４６】この基準電圧安定化検出信号ＰＯＲｓは、
図２４に示す他の基準電圧発生回路９５１および９５３
へも与えられる。この基準電圧安定化検出信号に従っ
て、これらの基準電圧発生回路のアナログバッファの動
作電流を電源投入時において大きくする必要があるため
である。
図２４に示す他の基準電圧発生回路９５１および９５３
へも与えられる。この基準電圧安定化検出信号に従っ
て、これらの基準電圧発生回路のアナログバッファの動
作電流を電源投入時において大きくする必要があるため
である。
【００４７】図３０は、周辺電源用の基準電圧以外の基
準電圧を発生する基準電圧発生回路のアナログバッファ
の構成を概略的に示す図である。図３０に示す基準電圧
発生回路におけるアナログバッファは、外部電源ノード
とノードＮＤ５の間に、電流遮断用のＰチャネルＭＯＳ
トランジスタＰＱ４が配置されることを除いて、図２９
に示すアナログバッファと同じ構成である。したがって
図３０に示すアナログバッファの図２９に示すアナログ
バッファと対応する構成要素については、同一参照番号
を付してその詳細説明は省略する。
準電圧を発生する基準電圧発生回路のアナログバッファ
の構成を概略的に示す図である。図３０に示す基準電圧
発生回路におけるアナログバッファは、外部電源ノード
とノードＮＤ５の間に、電流遮断用のＰチャネルＭＯＳ
トランジスタＰＱ４が配置されることを除いて、図２９
に示すアナログバッファと同じ構成である。したがって
図３０に示すアナログバッファの図２９に示すアナログ
バッファと対応する構成要素については、同一参照番号
を付してその詳細説明は省略する。
【００４８】電流遮断用のＰチャネルＭＯＳトランジス
タＰＱ４のゲートに、パワーカットイネーブル信号ＰＣ
ＵＴｅが与えられる。この図３０に示す基準電圧発生回
路においては、ディープパワーダウンモード時におい
て、パワーカットイネーブル信号ＰＣＵＴｅが、外部電
源電圧ＥＸＶＤＤレベルとなり、ＭＯＳトランジスタＰ
Ｑ４がオフ状態となり、基準電圧Ｖｒｅｆは接地電圧レ
ベルに低下する。ディープパワーダウンモード解除時に
おいては、この基準電圧Ｖｒｅｆを高速で安定状態へ駆
動するため、基準電圧検出信号ＰＯＲｓをＨレベルに設
定する必要がある。
タＰＱ４のゲートに、パワーカットイネーブル信号ＰＣ
ＵＴｅが与えられる。この図３０に示す基準電圧発生回
路においては、ディープパワーダウンモード時におい
て、パワーカットイネーブル信号ＰＣＵＴｅが、外部電
源電圧ＥＸＶＤＤレベルとなり、ＭＯＳトランジスタＰ
Ｑ４がオフ状態となり、基準電圧Ｖｒｅｆは接地電圧レ
ベルに低下する。ディープパワーダウンモード解除時に
おいては、この基準電圧Ｖｒｅｆを高速で安定状態へ駆
動するため、基準電圧検出信号ＰＯＲｓをＨレベルに設
定する必要がある。
【００４９】図２９に示す基準電圧発生回路とこの図３
０に示す基準電圧発生回路に対しては、同じ基準電圧検
出信号ＰＯＲｓが与えられる。したがって、ディープパ
ワーダウンモード解除時において、このディープパワー
ダウン時においても動作する図２９に示す基準電圧発生
回路において基準電圧安定化検出信号ＰＯＲｓをＬレベ
ルに設定した場合、図３０に示す基準電圧安定化検出信
号ＰＯＲｓもＬレベルとなる。したがって、このディー
プパワーダウンモード解除時においては、この基準電圧
発生回路のアナログバッファの電流駆動能力は、正常状
態時の定電流源９７１により与えられる動作電流だけで
あり、高速で基準電圧Ｖｒｅｆを安定化させることがで
きない。したがって、この基準電圧Ｖｒｅｆに基いて、
アレイ電源電圧などの内部電源電圧が生成され、このア
レイ電源電圧に従って、中間電圧が生成されるため、高
速で内部電圧を所定電圧レベルに駆動することができな
くなるという問題が生じる。
０に示す基準電圧発生回路に対しては、同じ基準電圧検
出信号ＰＯＲｓが与えられる。したがって、ディープパ
ワーダウンモード解除時において、このディープパワー
ダウン時においても動作する図２９に示す基準電圧発生
回路において基準電圧安定化検出信号ＰＯＲｓをＬレベ
ルに設定した場合、図３０に示す基準電圧安定化検出信
号ＰＯＲｓもＬレベルとなる。したがって、このディー
プパワーダウンモード解除時においては、この基準電圧
発生回路のアナログバッファの電流駆動能力は、正常状
態時の定電流源９７１により与えられる動作電流だけで
あり、高速で基準電圧Ｖｒｅｆを安定化させることがで
きない。したがって、この基準電圧Ｖｒｅｆに基いて、
アレイ電源電圧などの内部電源電圧が生成され、このア
レイ電源電圧に従って、中間電圧が生成されるため、高
速で内部電圧を所定電圧レベルに駆動することができな
くなるという問題が生じる。
【００５０】図３１は、基準電圧安定化検出信号発生部
の構成を概略的に示す図である。図３１においては、ア
レイ電源電圧に対する基準電圧Ｖｒｅｆｓの安定化を検
出する電圧安定検出回路９７５により、基準電圧安定化
検出信号ＰＯＲｓが生成される。この場合、図３１に示
す基準電圧発生回路に対する基準電圧安定化検出信号Ｐ
ＯＲｓは、ディープパワーダウンモード解除時において
非活性状態に維持するために、この電圧安定検出回路９
７５にディープパワーダウンモード指示信号ＤＰＤを与
える。この場合、電圧安定検出回路９７５からの基準電
圧安定化検出信号ＰＯＲｓがすべての基準電圧発生回路
に共通に与えられるため、図３０に示す基準電圧発生回
路も、ディープパワーダウンモード解除時において、電
流源となるＭＯＳトランジスタＮＱ５を活性化すること
ができない。
の構成を概略的に示す図である。図３１においては、ア
レイ電源電圧に対する基準電圧Ｖｒｅｆｓの安定化を検
出する電圧安定検出回路９７５により、基準電圧安定化
検出信号ＰＯＲｓが生成される。この場合、図３１に示
す基準電圧発生回路に対する基準電圧安定化検出信号Ｐ
ＯＲｓは、ディープパワーダウンモード解除時において
非活性状態に維持するために、この電圧安定検出回路９
７５にディープパワーダウンモード指示信号ＤＰＤを与
える。この場合、電圧安定検出回路９７５からの基準電
圧安定化検出信号ＰＯＲｓがすべての基準電圧発生回路
に共通に与えられるため、図３０に示す基準電圧発生回
路も、ディープパワーダウンモード解除時において、電
流源となるＭＯＳトランジスタＮＱ５を活性化すること
ができない。
【００５１】このディープパワーダウンモード解除時に
おいて、ディープパワーダウンモード解除指示信号ＤＰ
ＤＷを発生して、電圧安定検出回路９７５の検出動作を
停止させる場合、このディープパワーダウンモード解除
指示信号ＤＰＤＷとしては、パワーカットイネーブル信
号ＰＣＵＴｅの立下がりに応答して所定期間活性状態と
なる信号を発生する必要がある。ディープパワーダウン
モード解除指示信号ＤＰＤＷを発生する回路において電
流が消費され、消費電流が増大する。
おいて、ディープパワーダウンモード解除指示信号ＤＰ
ＤＷを発生して、電圧安定検出回路９７５の検出動作を
停止させる場合、このディープパワーダウンモード解除
指示信号ＤＰＤＷとしては、パワーカットイネーブル信
号ＰＣＵＴｅの立下がりに応答して所定期間活性状態と
なる信号を発生する必要がある。ディープパワーダウン
モード解除指示信号ＤＰＤＷを発生する回路において電
流が消費され、消費電流が増大する。
【００５２】また、電圧安定検出回路９７５において
は、常時、この基準電圧Ｖｒｅｆｓの電圧レベルを検出
する動作を行なわせ、図２９に示す基準電圧発生回路に
対し、基準電圧安定化検出信号ＰＯＲｓとディープパワ
ーダウンモード解除指示信号ＤＰＤＷの論理をとった信
号を電流制御信号として与えることが考えられる。しか
しながら、この場合においても、ディープパワーダウン
モード解除指示信号ＤＰＤＷを発生する回路を設ける必
要があり、消費電流が増大する。
は、常時、この基準電圧Ｖｒｅｆｓの電圧レベルを検出
する動作を行なわせ、図２９に示す基準電圧発生回路に
対し、基準電圧安定化検出信号ＰＯＲｓとディープパワ
ーダウンモード解除指示信号ＤＰＤＷの論理をとった信
号を電流制御信号として与えることが考えられる。しか
しながら、この場合においても、ディープパワーダウン
モード解除指示信号ＤＰＤＷを発生する回路を設ける必
要があり、消費電流が増大する。
【００５３】また、このようなディープパワーダウンモ
ード解除指示信号ＤＰＤＷを利用する場合、前述のパワ
ーカットイネーブル信号ＰＣＵＴｅと同様の問題が生
じ、電源投入時においてディープパワーモード解除指示
信号ＤＰＤＷが電源投入時において誤って活性化される
と、基準電圧を高速で安定状態に設定することができ
ず、応じて内部電圧の安定化が遅れる。
ード解除指示信号ＤＰＤＷを利用する場合、前述のパワ
ーカットイネーブル信号ＰＣＵＴｅと同様の問題が生
じ、電源投入時においてディープパワーモード解除指示
信号ＤＰＤＷが電源投入時において誤って活性化される
と、基準電圧を高速で安定状態に設定することができ
ず、応じて内部電圧の安定化が遅れる。
【００５４】それゆえに、この発明の目的は、内部電源
電圧回復時に内部電源電圧に関連する内部電圧を高速で
安定化させることのできる内部電圧発生回路を提供する
ことである。
電圧回復時に内部電源電圧に関連する内部電圧を高速で
安定化させることのできる内部電圧発生回路を提供する
ことである。
【００５５】この発明の他の目的は、電源電圧投入時高
速で確実に内部電圧を生成することのできる内部電圧発
生回路を提供することである。
速で確実に内部電圧を生成することのできる内部電圧発
生回路を提供することである。
【００５６】この発明のさらに他の目的は、電源投入時
正確に内部電源電圧を生成することのできる内部電圧発
生回路を提供することである。
正確に内部電源電圧を生成することのできる内部電圧発
生回路を提供することである。
【００５７】この発明のさらに他の目的は、ディープパ
ワーダウンモード解除時において高速で内部電源電圧を
生成することのできる内部電圧発生回路を提供すること
である。
ワーダウンモード解除時において高速で内部電源電圧を
生成することのできる内部電圧発生回路を提供すること
である。
【００５８】この発明のさらに他の目的は、ディープパ
ワーダウンモード時の消費電流を増加させることなくデ
ィープパワーダウンモード解除時において内部電圧生成
用の基準電圧を高速でかつ安定に生成することのできる
内部電圧発生回路を提供することである。
ワーダウンモード時の消費電流を増加させることなくデ
ィープパワーダウンモード解除時において内部電圧生成
用の基準電圧を高速でかつ安定に生成することのできる
内部電圧発生回路を提供することである。
【００５９】
【課題を解決するための手段】この発明の第１の観点に
係る半導体装置は、第１の電源電圧を動作電源電圧とし
て受け、動作モード指示に従って、第１の電源制御信号
を生成する制御回路と、この第１の電源制御信号を第２
の電源電圧レベルの振幅の第２の電源制御信号に変換し
て出力するためのレベル変換回路と、このレベル変換回
路の出力信号を第２の電源電圧投入時に所定の電圧レベ
ルに設定するための初期化回路と、第２の電源制御信号
に従って選択的に活性化され、活性化時、第２の電源電
圧から第１の電源電圧を生成する電源回路を含む。
係る半導体装置は、第１の電源電圧を動作電源電圧とし
て受け、動作モード指示に従って、第１の電源制御信号
を生成する制御回路と、この第１の電源制御信号を第２
の電源電圧レベルの振幅の第２の電源制御信号に変換し
て出力するためのレベル変換回路と、このレベル変換回
路の出力信号を第２の電源電圧投入時に所定の電圧レベ
ルに設定するための初期化回路と、第２の電源制御信号
に従って選択的に活性化され、活性化時、第２の電源電
圧から第１の電源電圧を生成する電源回路を含む。
【００６０】好ましくは、レベル回路は、相補信号を出
力する第１および第２の出力ノードを有する。この構成
において、初期化回路は、第１の出力ノードと第２の電
源電圧を供給する電源ノードの間に接続される第１の容
量素子と第２の出力ノードと第２の電源電圧と極性の異
なる電圧を供給する参照ノードとの間に接続される第２
の容量素子の少なくとも一方を含む。
力する第１および第２の出力ノードを有する。この構成
において、初期化回路は、第１の出力ノードと第２の電
源電圧を供給する電源ノードの間に接続される第１の容
量素子と第２の出力ノードと第２の電源電圧と極性の異
なる電圧を供給する参照ノードとの間に接続される第２
の容量素子の少なくとも一方を含む。
【００６１】これに代えて、好ましくは、レベル変換回
路は、第２の電源電圧を動作電源電圧として受け、レベ
ル変換回路の出力ノードの電圧をラッチしかつ転送する
ラッチ回路とを備える。
路は、第２の電源電圧を動作電源電圧として受け、レベ
ル変換回路の出力ノードの電圧をラッチしかつ転送する
ラッチ回路とを備える。
【００６２】またこれに代えて、好ましくは、初期化回
路は、第２の電源電圧の投入を検出する電源投入検出回
路と、この電源投入検出回路の出力信号とレベル変換回
路の出力信号とを受けて第２の制御信号を生成する論理
回路とを含む。
路は、第２の電源電圧の投入を検出する電源投入検出回
路と、この電源投入検出回路の出力信号とレベル変換回
路の出力信号とを受けて第２の制御信号を生成する論理
回路とを含む。
【００６３】この発明の第２の観点に係る半導体装置
は、第１の電源電圧を受け、第１の電源電圧から第２の
電源電圧を生成する内部電圧発生回路と、第２の電源電
圧を動作電源電圧として受け、外部からの動作モード指
示に従って内部動作制御信号を生成する内部回路と、こ
の内部回路からの所定の制御信号の振幅を第１の電源電
圧レベルの振幅に変換して特定動作制御信号を生成する
レベル変換回路と、この第１の電源電圧を動作電源電圧
として受け、特定動作制御信号に論理処理を施してバッ
ファ制御信号を生成する論理回路と、この論理回路の出
力するバッファ制御信号に従って第２の電源電圧を伝達
する電源線を、第１の電源電圧を供給する電源ノードに
結合するスイッチ回路を含む。
は、第１の電源電圧を受け、第１の電源電圧から第２の
電源電圧を生成する内部電圧発生回路と、第２の電源電
圧を動作電源電圧として受け、外部からの動作モード指
示に従って内部動作制御信号を生成する内部回路と、こ
の内部回路からの所定の制御信号の振幅を第１の電源電
圧レベルの振幅に変換して特定動作制御信号を生成する
レベル変換回路と、この第１の電源電圧を動作電源電圧
として受け、特定動作制御信号に論理処理を施してバッ
ファ制御信号を生成する論理回路と、この論理回路の出
力するバッファ制御信号に従って第２の電源電圧を伝達
する電源線を、第１の電源電圧を供給する電源ノードに
結合するスイッチ回路を含む。
【００６４】好ましくは、スイッチ回路は、Ｐチャネル
の絶縁ゲート型電界効果トランジスタである。
の絶縁ゲート型電界効果トランジスタである。
【００６５】好ましくは、内部電圧発生回路は、特定動
作制御信号に応答して選択的に活性化され、活性化時、
第１の電源電圧から所定の電圧レベルの基準電圧を生成
する基準電圧発生回路と、この基準電圧と第２の電源電
圧とを比較し、その比較結果に従って第１の電源電圧を
供給する電源ノードから第２の電源電圧を伝達する電源
線との間に電流を流す内部電源回路とを含む。
作制御信号に応答して選択的に活性化され、活性化時、
第１の電源電圧から所定の電圧レベルの基準電圧を生成
する基準電圧発生回路と、この基準電圧と第２の電源電
圧とを比較し、その比較結果に従って第１の電源電圧を
供給する電源ノードから第２の電源電圧を伝達する電源
線との間に電流を流す内部電源回路とを含む。
【００６６】この発明の第３の観点に係る半導体装置
は、第１の電源電圧から第２の電源電圧を生成する第１
の内部電源回路と、第２の電源電圧を動作電源電圧とし
て受け、与えられた動作モード指示信号に従って動作制
御信号を生成する第１の内部回路と、第１の電源電圧を
動作電源電圧として受け、第１の内部回路からの特定の
動作制御信号を第１の電源電圧レベルの振幅の信号に変
換するレベル変換回路と、このレベル変換回路の出力信
号に従って選択的に活性化され、活性化時、第１の電源
電圧から第２の電源電圧と異なる内部電圧を生成する内
部電圧発生回路とを含む。第１の内部電源回路は、レベ
ル変換回路の出力信号と独立に動作する。
は、第１の電源電圧から第２の電源電圧を生成する第１
の内部電源回路と、第２の電源電圧を動作電源電圧とし
て受け、与えられた動作モード指示信号に従って動作制
御信号を生成する第１の内部回路と、第１の電源電圧を
動作電源電圧として受け、第１の内部回路からの特定の
動作制御信号を第１の電源電圧レベルの振幅の信号に変
換するレベル変換回路と、このレベル変換回路の出力信
号に従って選択的に活性化され、活性化時、第１の電源
電圧から第２の電源電圧と異なる内部電圧を生成する内
部電圧発生回路とを含む。第１の内部電源回路は、レベ
ル変換回路の出力信号と独立に動作する。
【００６７】好ましくは、第１の内部電源回路は、少な
くともこの半導体装置のスタンバイ状態において動作し
て第１の電源電圧から第２の電源電圧を生成する。
くともこの半導体装置のスタンバイ状態において動作し
て第１の電源電圧から第２の電源電圧を生成する。
【００６８】好ましくは、第１の内部電源回路は、レベ
ル変換回路の出力信号に従って選択的に活性化され、活
性化時、一定の電流を生成する定電流源と、この定電流
源の生成する定電流を電圧に変換して基準電圧を生成す
る電流／電圧変換回路と、レベル変換回路の出力信号に
従って定電流源と相補的に活性化され、活性化時、電流
／電圧変換回路の出力ノードを、第１の電源電圧を供給
する電源ノードに結合するスイッチ回路と、この電流／
電圧変換回路の出力ノードの電圧と第２の電源電圧を伝
達する電源線の電圧とを比較し、該比較結果に従って電
源線と第１の電源電圧を供給する電源ノードとの間で電
流を流す内部電源回路とを含む。
ル変換回路の出力信号に従って選択的に活性化され、活
性化時、一定の電流を生成する定電流源と、この定電流
源の生成する定電流を電圧に変換して基準電圧を生成す
る電流／電圧変換回路と、レベル変換回路の出力信号に
従って定電流源と相補的に活性化され、活性化時、電流
／電圧変換回路の出力ノードを、第１の電源電圧を供給
する電源ノードに結合するスイッチ回路と、この電流／
電圧変換回路の出力ノードの電圧と第２の電源電圧を伝
達する電源線の電圧とを比較し、該比較結果に従って電
源線と第１の電源電圧を供給する電源ノードとの間で電
流を流す内部電源回路とを含む。
【００６９】好ましくは、スイッチ回路は、電源ノード
と電流／電圧変換回路の出力ノードとの間に接続され、
そのゲートにレベル変換回路の出力信号を受けるＮチャ
ネルの絶縁ゲート型電界効果トランジスタである。
と電流／電圧変換回路の出力ノードとの間に接続され、
そのゲートにレベル変換回路の出力信号を受けるＮチャ
ネルの絶縁ゲート型電界効果トランジスタである。
【００７０】またこれに代えて、好ましくは、スイッチ
回路は、レベル変換回路の出力信号に応答して選択的に
導通し、導通時、電源ノードと電流／電圧変換回路の出
力ノードを電気的に接続するＰチャネルの絶縁ゲート型
電界効果トランジスタである。
回路は、レベル変換回路の出力信号に応答して選択的に
導通し、導通時、電源ノードと電流／電圧変換回路の出
力ノードを電気的に接続するＰチャネルの絶縁ゲート型
電界効果トランジスタである。
【００７１】この発明の第４の観点に係る半導体装置
は、内部電源線の電圧を動作電源電圧として受け、動作
モード指示信号に従って内部動作制御信号を生成する内
部制御回路と、この内部制御回路からの特定の動作制御
信号を第１の電源電圧レベルの振幅の信号に変換するレ
ベル変換回路と、このレベル変換回路の出力信号と第１
および第２のモードの一方を指定するモード指示信号と
に従って有効動作制御信号を生成するモード制御回路
と、このモード制御回路からの有効動作制御信号に応答
して選択的に活性化され、活性化時、第１のモードにお
いては第１の電源電圧から第２の電源電圧を内部電源線
に生成し、かつ第２のモード時においては、第１の電源
電圧に対応する電圧を前記内部電源線に生成する内部電
源回路を含む。
は、内部電源線の電圧を動作電源電圧として受け、動作
モード指示信号に従って内部動作制御信号を生成する内
部制御回路と、この内部制御回路からの特定の動作制御
信号を第１の電源電圧レベルの振幅の信号に変換するレ
ベル変換回路と、このレベル変換回路の出力信号と第１
および第２のモードの一方を指定するモード指示信号と
に従って有効動作制御信号を生成するモード制御回路
と、このモード制御回路からの有効動作制御信号に応答
して選択的に活性化され、活性化時、第１のモードにお
いては第１の電源電圧から第２の電源電圧を内部電源線
に生成し、かつ第２のモード時においては、第１の電源
電圧に対応する電圧を前記内部電源線に生成する内部電
源回路を含む。
【００７２】好ましくは、モード制御回路は、モード指
示信号が第１のモードを指定するときには、レベル変換
回路の出力信号に従って有効動作制御信号を選択的に活
性化し、モード指示信号が第２のモードを指定するとき
には、レベル変換回路の出力信号に係らず、内部電源回
路を常時活性状態とする論理レベルに有効動作制御信号
を設定する。
示信号が第１のモードを指定するときには、レベル変換
回路の出力信号に従って有効動作制御信号を選択的に活
性化し、モード指示信号が第２のモードを指定するとき
には、レベル変換回路の出力信号に係らず、内部電源回
路を常時活性状態とする論理レベルに有効動作制御信号
を設定する。
【００７３】この発明の第５の観点に係る半導体装置
は、動作モード指示信号に応答して選択的に活性化さ
れ、活性化時、第１の電源電圧から第１の参照電圧を発
生するための第１の参照電圧発生回路と、第１の電源電
圧を動作電源電圧として受け、第１の参照電圧に対応す
る電圧レベルの第１の基準電圧を生成する第１の基準電
圧発生回路と、動作モード指示信号に応答して選択的に
活性化され、活性化時、第１の電源電圧から第２の参照
電圧を生成する第２の参照電圧発生回路と、第１の電源
電圧を動作電源電圧として受け、第２の参照電圧に従っ
て第２の参照電圧に対応する電圧レベルの第２の基準電
圧を生成する第２の基準電圧発生回路と、第１の参照電
圧と第１の基準電圧との電圧関係に基いて第１の基準電
圧が所定の電圧レベルに到達したことを検出する基準電
圧レベル検出回路と、この基準電圧レベル検出回路の出
力信号と動作モード指示信号とに従って電源制御信号を
生成する電源制御回路と、第１の基準電圧発生回路に配
置され、電源制御信号に応答して、第１の基準電圧発生
回路の電流駆動力を増大させるための第１の補助回路
と、第２の基準電圧発生回路に配置され、電源制御信号
に応答して第２の基準電圧発生回路の電流駆動力を増大
させる第２の補助回路と、動作モード指示信号に応答し
て第１の基準電圧発生回路の出力ノード出圧を所定電圧
レベルへ固定するための電圧固定回路とを含む。
は、動作モード指示信号に応答して選択的に活性化さ
れ、活性化時、第１の電源電圧から第１の参照電圧を発
生するための第１の参照電圧発生回路と、第１の電源電
圧を動作電源電圧として受け、第１の参照電圧に対応す
る電圧レベルの第１の基準電圧を生成する第１の基準電
圧発生回路と、動作モード指示信号に応答して選択的に
活性化され、活性化時、第１の電源電圧から第２の参照
電圧を生成する第２の参照電圧発生回路と、第１の電源
電圧を動作電源電圧として受け、第２の参照電圧に従っ
て第２の参照電圧に対応する電圧レベルの第２の基準電
圧を生成する第２の基準電圧発生回路と、第１の参照電
圧と第１の基準電圧との電圧関係に基いて第１の基準電
圧が所定の電圧レベルに到達したことを検出する基準電
圧レベル検出回路と、この基準電圧レベル検出回路の出
力信号と動作モード指示信号とに従って電源制御信号を
生成する電源制御回路と、第１の基準電圧発生回路に配
置され、電源制御信号に応答して、第１の基準電圧発生
回路の電流駆動力を増大させるための第１の補助回路
と、第２の基準電圧発生回路に配置され、電源制御信号
に応答して第２の基準電圧発生回路の電流駆動力を増大
させる第２の補助回路と、動作モード指示信号に応答し
て第１の基準電圧発生回路の出力ノード出圧を所定電圧
レベルへ固定するための電圧固定回路とを含む。
【００７４】好ましくは、基準電圧レベル検出回路は、
第１の参照電圧を動作電源電圧として受け、かつ第１の
基準電圧を入力信号として受けるインバータと、このイ
ンバータの入出力信号に従ってラッチノードの信号の論
理レベルが設定されるラッチ回路と、このラッチ回路の
出力信号をバッファ処理して出力するバッファ回路とを
含む。
第１の参照電圧を動作電源電圧として受け、かつ第１の
基準電圧を入力信号として受けるインバータと、このイ
ンバータの入出力信号に従ってラッチノードの信号の論
理レベルが設定されるラッチ回路と、このラッチ回路の
出力信号をバッファ処理して出力するバッファ回路とを
含む。
【００７５】好ましくは、基準電圧レベル検出回路は、
動作モード指示信号に応答して、基準電圧レベル検出回
路の出力信号を保持するためのラッチ回路を含む。
動作モード指示信号に応答して、基準電圧レベル検出回
路の出力信号を保持するためのラッチ回路を含む。
【００７６】これに代えて好ましくは、基準電圧レベル
検出回路は、第１の参照電圧を動作電源電圧として受
け、かつ第１の基準電圧を入力信号として受けるインバ
ータと、第１の電源電圧を動作電源電圧として受け、相
補信号を第１および第２のラッチノードに生成するラッ
チ回路と、インバータの出力信号に従って、第１のラッ
チノードを第１の電圧レベルに駆動するための第１の電
圧設定素子と、第１の基準電圧に従ってラッチ回路の第
２のラッチノードの電圧を第１の電圧レベルに駆動する
ための第２の電圧設定素子と、このラッチ回路の出力信
号をバッファ処理して出力するバッファ回路を含む。
検出回路は、第１の参照電圧を動作電源電圧として受
け、かつ第１の基準電圧を入力信号として受けるインバ
ータと、第１の電源電圧を動作電源電圧として受け、相
補信号を第１および第２のラッチノードに生成するラッ
チ回路と、インバータの出力信号に従って、第１のラッ
チノードを第１の電圧レベルに駆動するための第１の電
圧設定素子と、第１の基準電圧に従ってラッチ回路の第
２のラッチノードの電圧を第１の電圧レベルに駆動する
ための第２の電圧設定素子と、このラッチ回路の出力信
号をバッファ処理して出力するバッファ回路を含む。
【００７７】好ましくは、基準電圧レベル検出回路は、
さらに、動作モード指示信号の活性化時、第１の電圧設
定素子の電圧設定操作を検知する検知回路を含む。
さらに、動作モード指示信号の活性化時、第１の電圧設
定素子の電圧設定操作を検知する検知回路を含む。
【００７８】また、好ましくは、第２の電圧設定素子
は、第１の電源電圧の電圧レベルに従ってその電流駆動
力が変更されるトランジスタ素子を含む。
は、第１の電源電圧の電圧レベルに従ってその電流駆動
力が変更されるトランジスタ素子を含む。
【００７９】第２の電源制御信号を生成するレベル変換
回路の出力信号を、第２の電源電圧投入時に所定電圧レ
ベルに設定する初期化回路を設けることにより、第２の
電源電圧投入時、確実にこのレベル変換回路の出力信号
の電圧が不定状態になるのを防止することができ、確実
に、第２の電源制御信号を所定電圧レベルに設定するこ
とができる。これにより、電源投入時、この第２の電源
制御信号が不安定な電圧レベルとなるのを防止でき、電
源回路から所定の第１の電源電圧を生成することができ
る。
回路の出力信号を、第２の電源電圧投入時に所定電圧レ
ベルに設定する初期化回路を設けることにより、第２の
電源電圧投入時、確実にこのレベル変換回路の出力信号
の電圧が不定状態になるのを防止することができ、確実
に、第２の電源制御信号を所定電圧レベルに設定するこ
とができる。これにより、電源投入時、この第２の電源
制御信号が不安定な電圧レベルとなるのを防止でき、電
源回路から所定の第１の電源電圧を生成することができ
る。
【００８０】また、動作制御信号を生成する内部回路の
電源線を、特定のバッファ制御信号に従って第１の電源
電圧供給ノードに結合することにより、電源投入時にお
いて、この内部回路の動作電源電圧を第１の電源電圧に
設定することができ、応じて、内部回路を動作させて、
特定の動作制御信号を所定の論理レベルに設定すること
ができる。
電源線を、特定のバッファ制御信号に従って第１の電源
電圧供給ノードに結合することにより、電源投入時にお
いて、この内部回路の動作電源電圧を第１の電源電圧に
設定することができ、応じて、内部回路を動作させて、
特定の動作制御信号を所定の論理レベルに設定すること
ができる。
【００８１】また、特定のバッファ制御信号を生成する
第１の内部回路と、常時動作する第１の内部電源回路と
が、第２の電源電圧を動作電源電圧として使用すること
により、この電源投入時において動作制御信号が既に所
定の状態に設定されており、内部動作を正確に所定の状
態に設定することができる。
第１の内部回路と、常時動作する第１の内部電源回路と
が、第２の電源電圧を動作電源電圧として使用すること
により、この電源投入時において動作制御信号が既に所
定の状態に設定されており、内部動作を正確に所定の状
態に設定することができる。
【００８２】また、内部電源線の電圧レベルがモードに
応じて異なる場合には、このモードを指定する信号と特
定の動作制御信号に従って有効動作制御信号を生成し、
この有効動作制御信号に従って内部電源回路の動作を制
御することにより、電源投入時において、動作制御信号
に従って正確に所定の電圧レベルの内部基準電圧を生成
することができる。
応じて異なる場合には、このモードを指定する信号と特
定の動作制御信号に従って有効動作制御信号を生成し、
この有効動作制御信号に従って内部電源回路の動作を制
御することにより、電源投入時において、動作制御信号
に従って正確に所定の電圧レベルの内部基準電圧を生成
することができる。
【００８３】また、動作モード指示信号に応答して基準
電圧発生回路の出力ノードを特定動作モード期間中にお
いては所定電圧レベルに固定し、特定動作モード解除時
にこの基準電圧発生回路の出力ノードの基準電圧が所定
の電圧レベルに到達したことを検出し、その検出結果と
動作モード指示に従って電源制御信号を生成し、この電
源制御信号に従って基準電圧発生回路の電流駆動能力を
調整することにより、ディープパワーダウンモード解除
時において、確実に、パワーダウンされた基準電圧を、
高速で、その電流駆動能力を増大させて所定の電圧レベ
ルにまで駆動することができ、安定にかつ高速で基準電
圧を生成することができる。
電圧発生回路の出力ノードを特定動作モード期間中にお
いては所定電圧レベルに固定し、特定動作モード解除時
にこの基準電圧発生回路の出力ノードの基準電圧が所定
の電圧レベルに到達したことを検出し、その検出結果と
動作モード指示に従って電源制御信号を生成し、この電
源制御信号に従って基準電圧発生回路の電流駆動能力を
調整することにより、ディープパワーダウンモード解除
時において、確実に、パワーダウンされた基準電圧を、
高速で、その電流駆動能力を増大させて所定の電圧レベ
ルにまで駆動することができ、安定にかつ高速で基準電
圧を生成することができる。
【００８４】
【発明の実施の形態】［実施の形態１］図１はこの発明
の実施の形態１に従う内部電圧発生回路の要部の構成を
概略的に示す図である。図１においては、パワーカット
イネーブル信号ＰＣＵＴｅを発生する回路の構成を概略
的に示す。図１に示す構成においては、制御回路９０４
からのパワーカット信号ＰＣＵＴの振幅を変換するレベ
ル変換回路９６０において、ノードＮＤ０に、容量素子
１が接続され、またノードＮＤ１に容量素子２が接続さ
れる。
の実施の形態１に従う内部電圧発生回路の要部の構成を
概略的に示す図である。図１においては、パワーカット
イネーブル信号ＰＣＵＴｅを発生する回路の構成を概略
的に示す。図１に示す構成においては、制御回路９０４
からのパワーカット信号ＰＣＵＴの振幅を変換するレベ
ル変換回路９６０において、ノードＮＤ０に、容量素子
１が接続され、またノードＮＤ１に容量素子２が接続さ
れる。
【００８５】容量素子１は、ノードＮＤ０と接地ノード
の間に接続され、容量素子２は、外部電源ノードとノー
ドＮＤ１の間に接続される。これらの容量素子１および
２は、ＭＯＳキャパシタで構成される。すなわち、容量
素子１は、ＮチャネルＭＯＳトランジスタで構成され、
容量素子２が、ＰチャネルＭＯＳトランジスタで構成さ
れる。
の間に接続され、容量素子２は、外部電源ノードとノー
ドＮＤ１の間に接続される。これらの容量素子１および
２は、ＭＯＳキャパシタで構成される。すなわち、容量
素子１は、ＮチャネルＭＯＳトランジスタで構成され、
容量素子２が、ＰチャネルＭＯＳトランジスタで構成さ
れる。
【００８６】このレベル変換回路９６０の出力部に、さ
らに、インバータ３ＩＶ２の出力信号に従って、ノード
ＮＤ１を選択的に外部電源電圧ＥＸＶＤＤレベルに充電
するＰチャネルＭＯＳトランジスタ４が設けられる。イ
ンバータＩＶ２からパワーカットイネーブル信号ＰＣＵ
Ｔｅが出力されて、図２５に示す定電流源９５０等へ与
えられる。この図１に示すレベル変換回路９６０の他の
構成は、図２６に示すレベル変換回路９６０の構成と同
じであり、対応する部分には同一参照符号を付し、それ
らの詳細説明については省略する。
らに、インバータ３ＩＶ２の出力信号に従って、ノード
ＮＤ１を選択的に外部電源電圧ＥＸＶＤＤレベルに充電
するＰチャネルＭＯＳトランジスタ４が設けられる。イ
ンバータＩＶ２からパワーカットイネーブル信号ＰＣＵ
Ｔｅが出力されて、図２５に示す定電流源９５０等へ与
えられる。この図１に示すレベル変換回路９６０の他の
構成は、図２６に示すレベル変換回路９６０の構成と同
じであり、対応する部分には同一参照符号を付し、それ
らの詳細説明については省略する。
【００８７】図２は、図１に示すパワーカットイネーブ
ル信号発生部の動作を示す信号波形図である。以下、図
２を参照して、図１に示す回路の動作について説明す
る。
ル信号発生部の動作を示す信号波形図である。以下、図
２を参照して、図１に示す回路の動作について説明す
る。
【００８８】外部電源電圧ＥＸＶＤＤが投入されると、
外部電源ノードの外部電源電圧ＥＸＶＤＤの電圧レベル
が上昇する。この外部電源電圧ＥＸＶＤＤの電圧レベル
の上昇に従って、容量素子２の容量結合により、ノード
ＮＤ１の電圧レベルが上昇する。この電源投入時におい
ては周辺電源電圧Ｖｄｄｐは、まだ生成されていない。
外部電源電圧ＥＸＶＤＤに従って、周辺電源電圧用内部
電源回路（周辺電源回路）９５６により、周辺電源電圧
Ｖｄｄｐが生成される。したがって、外部電源電圧ＥＸ
ＶＤＤの投入時においては、制御回路９０４の出力する
パワーカット信号ＰＣＵＴおよびインバータＩＶ１の出
力信号はともにＬレベルであり、ＭＯＳトランジスタＮ
Ｑ１およびＮＱ２は、ともにオフ状態にある。
外部電源ノードの外部電源電圧ＥＸＶＤＤの電圧レベル
が上昇する。この外部電源電圧ＥＸＶＤＤの電圧レベル
の上昇に従って、容量素子２の容量結合により、ノード
ＮＤ１の電圧レベルが上昇する。この電源投入時におい
ては周辺電源電圧Ｖｄｄｐは、まだ生成されていない。
外部電源電圧ＥＸＶＤＤに従って、周辺電源電圧用内部
電源回路（周辺電源回路）９５６により、周辺電源電圧
Ｖｄｄｐが生成される。したがって、外部電源電圧ＥＸ
ＶＤＤの投入時においては、制御回路９０４の出力する
パワーカット信号ＰＣＵＴおよびインバータＩＶ１の出
力信号はともにＬレベルであり、ＭＯＳトランジスタＮ
Ｑ１およびＮＱ２は、ともにオフ状態にある。
【００８９】したがって、ノードＮＤ０およびＮＤ１が
電気的にフローティング状態にあるため、容量素子２に
より、ノードＮＤ１の電圧レベルが電源電圧ＥＸＶＤＤ
の電圧レベルの上昇とともに上昇する。ノードＮＤ１の
電圧レベルがインバータ３の入力論理しきい値電圧を越
えて上昇すると、インバータ３の出力信号がＬレベルと
なり、ＭＯＳトランジスタ４がオン状態となり、ノード
ＮＤ１が外部電源電圧レベルに駆動されて、その電圧レ
ベルが、インバータ３およびＭＯＳトランジスタ４によ
りラッチされる。ノードＮＤ０と接地ノードとの間には
容量素子１が結合されており、電源投入時においてノー
ドＮＤ０を接地電圧レベルに保持する。従って、この電
源投入時において、ＭＯＳトランジスタＰＱ２がオン状
態を維持しており、外部電源電圧投入時において、ノー
ドＮＤ１の電圧レベルを確実に上昇させる。
電気的にフローティング状態にあるため、容量素子２に
より、ノードＮＤ１の電圧レベルが電源電圧ＥＸＶＤＤ
の電圧レベルの上昇とともに上昇する。ノードＮＤ１の
電圧レベルがインバータ３の入力論理しきい値電圧を越
えて上昇すると、インバータ３の出力信号がＬレベルと
なり、ＭＯＳトランジスタ４がオン状態となり、ノード
ＮＤ１が外部電源電圧レベルに駆動されて、その電圧レ
ベルが、インバータ３およびＭＯＳトランジスタ４によ
りラッチされる。ノードＮＤ０と接地ノードとの間には
容量素子１が結合されており、電源投入時においてノー
ドＮＤ０を接地電圧レベルに保持する。従って、この電
源投入時において、ＭＯＳトランジスタＰＱ２がオン状
態を維持しており、外部電源電圧投入時において、ノー
ドＮＤ１の電圧レベルを確実に上昇させる。
【００９０】このラッチ状態においては、ノードＮＤ１
が外部電源電圧レベルに保持されるため、インバータＩ
Ｖ２の出力する信号パワーカットイネーブル信号ＰＣＵ
ＴｅはＬレベルに固定される。したがって、ノードＮＤ
１の電圧レベルが電源投入時に中間電圧レベルに上昇し
ても、確実に、インバータＩＶ２およびＭＯＳトランジ
スタ４により、ノードＮＤ１は外部電源電圧ＥＸＶＤＤ
レベルに保持されて、パワーカットイネーブル信号ＰＣ
ＵＴｅが確実にＬレベル保持される。
が外部電源電圧レベルに保持されるため、インバータＩ
Ｖ２の出力する信号パワーカットイネーブル信号ＰＣＵ
ＴｅはＬレベルに固定される。したがって、ノードＮＤ
１の電圧レベルが電源投入時に中間電圧レベルに上昇し
ても、確実に、インバータＩＶ２およびＭＯＳトランジ
スタ４により、ノードＮＤ１は外部電源電圧ＥＸＶＤＤ
レベルに保持されて、パワーカットイネーブル信号ＰＣ
ＵＴｅが確実にＬレベル保持される。
【００９１】上述のように、この電源投入時において、
パワーカットイネーブル信号ＰＣＵＴｅがＬレベルに設
定されるため、図２５に示す定電流源９５０が動作して
定電流を供給し、基準電圧発生回路９５２および周辺電
源回路９５６により、周辺電源電圧Ｖｄｄｐが所定の電
圧レベルに駆動されて安定化される。
パワーカットイネーブル信号ＰＣＵＴｅがＬレベルに設
定されるため、図２５に示す定電流源９５０が動作して
定電流を供給し、基準電圧発生回路９５２および周辺電
源回路９５６により、周辺電源電圧Ｖｄｄｐが所定の電
圧レベルに駆動されて安定化される。
【００９２】この周辺電源電圧Ｖｄｄｐが安定化される
と、制御回路９０４からのパワーカット信号ＰＣＵＴが
Ｌレベルに設定され、インバータＩＶ１の出力信号がＨ
レベルとなる。インバータＩＶ１の出力信号がＨレベル
に立上ると、レベル変換回路９６０において、ＭＯＳト
ランジスタＮＱ１がオン状態、ＭＯＳトランジスタＮＱ
２がオフ状態となる。応じて、ノードＮＤ０が接地電圧
レベルに放電され、ＭＯＳトランジスタＰＱ２がオン状
態となり、ノードＮＤ１が外部電源電圧レベルに充電さ
れる。この状態においては、インバータＩＶ２の出力す
るパワーカットイネーブル信号ＰＣＵＴｅがＬレベルに
維持され、ＭＯＳトランジスタ４も導通状態を維持す
る。
と、制御回路９０４からのパワーカット信号ＰＣＵＴが
Ｌレベルに設定され、インバータＩＶ１の出力信号がＨ
レベルとなる。インバータＩＶ１の出力信号がＨレベル
に立上ると、レベル変換回路９６０において、ＭＯＳト
ランジスタＮＱ１がオン状態、ＭＯＳトランジスタＮＱ
２がオフ状態となる。応じて、ノードＮＤ０が接地電圧
レベルに放電され、ＭＯＳトランジスタＰＱ２がオン状
態となり、ノードＮＤ１が外部電源電圧レベルに充電さ
れる。この状態においては、インバータＩＶ２の出力す
るパワーカットイネーブル信号ＰＣＵＴｅがＬレベルに
維持され、ＭＯＳトランジスタ４も導通状態を維持す
る。
【００９３】以上のように、外部電源電圧ＥＸＶＤＤが
投入されると、容量素子２の容量結合が生じ、また容量
素子１によりＭＯＳトランジスタＰＱ２がオン状態を維
持するため、ノードＮＤ１の電圧レベルが上昇し、イン
バータＩＶ２の出力する信号は、確実にＬレベルとな
る。したがって、パワーカットイネーブル信号ＰＣＵＴ
ｅは、外部電源電圧ＥＸＶＤＤの投入後、確実にＬレベ
ルに維持される。
投入されると、容量素子２の容量結合が生じ、また容量
素子１によりＭＯＳトランジスタＰＱ２がオン状態を維
持するため、ノードＮＤ１の電圧レベルが上昇し、イン
バータＩＶ２の出力する信号は、確実にＬレベルとな
る。したがって、パワーカットイネーブル信号ＰＣＵＴ
ｅは、外部電源電圧ＥＸＶＤＤの投入後、確実にＬレベ
ルに維持される。
【００９４】通常動作モード時において、ディープパワ
ーダウンモードを設定する場合には、制御回路９０４へ
コマンドＣＭＤとして、ディープパワーダウンモードコ
マンドＤＰＤが与えられ、制御回路９０４からのパワー
カット信号ＰＣＵＴがＨレベルに設定される。
ーダウンモードを設定する場合には、制御回路９０４へ
コマンドＣＭＤとして、ディープパワーダウンモードコ
マンドＤＰＤが与えられ、制御回路９０４からのパワー
カット信号ＰＣＵＴがＨレベルに設定される。
【００９５】パワーカット信号ＰＣＵＴがＨレベルに設
定されると、インバータＩＶ１の出力信号がＬレベルと
なる。インバータＩＶ２およびＭＯＳトランジスタ４に
より構成されるラッチ回路のラッチ能力が十分小さくさ
れており、パワーカット信号ＰＣＵＴに従って、ノード
ＮＤ１がＭＯＳトランジスタＮＱ２により放電されて接
地電圧レベルとなり、またノードＮＤ０が、ＭＯＳトラ
ンジスタＰＱ１により充電されて、外部電源電圧ＥＸＶ
ＤＤレベルとなる。応じて、インバータＩＶ２の出力す
るパワーカットイネーブル信号ＰＣＵＴｅがＨレベルと
なり、定電流源９５０の基準電流発生動作が停止され、
応じて内部の各規準電圧の発生動作が停止し、内部電圧
の発生が停止される。
定されると、インバータＩＶ１の出力信号がＬレベルと
なる。インバータＩＶ２およびＭＯＳトランジスタ４に
より構成されるラッチ回路のラッチ能力が十分小さくさ
れており、パワーカット信号ＰＣＵＴに従って、ノード
ＮＤ１がＭＯＳトランジスタＮＱ２により放電されて接
地電圧レベルとなり、またノードＮＤ０が、ＭＯＳトラ
ンジスタＰＱ１により充電されて、外部電源電圧ＥＸＶ
ＤＤレベルとなる。応じて、インバータＩＶ２の出力す
るパワーカットイネーブル信号ＰＣＵＴｅがＨレベルと
なり、定電流源９５０の基準電流発生動作が停止され、
応じて内部の各規準電圧の発生動作が停止し、内部電圧
の発生が停止される。
【００９６】このディープパワーダウンモード時におい
て、インバータＩＶ２の出力信号ＰＣＵＴｅに従って、
ＭＯＳトランジスタ４がオフ状態となり、ノードＮＤ１
に対する充電動作が停止される。従って、ディープパワ
ーダウンモード時において、たとえ制御回路９０４に対
し周辺電源電圧の供給を停止してもパワーカットイネー
ブル信号ＰＣＵＴｅは、外部電源電圧ＥＸＶＤＤが供給
されているため、Ｈレベルに維持される。
て、インバータＩＶ２の出力信号ＰＣＵＴｅに従って、
ＭＯＳトランジスタ４がオフ状態となり、ノードＮＤ１
に対する充電動作が停止される。従って、ディープパワ
ーダウンモード時において、たとえ制御回路９０４に対
し周辺電源電圧の供給を停止してもパワーカットイネー
ブル信号ＰＣＵＴｅは、外部電源電圧ＥＸＶＤＤが供給
されているため、Ｈレベルに維持される。
【００９７】基準電圧発生回路の動作の非活性化におい
ては、周辺電源電圧に関連する基準電圧を除く基準電圧
は、それらの発生動作が禁止される。周辺電源電圧に対
する基準電圧については、周辺回路の構成に応じて異な
る。後に説明するように、周辺回路において制御回路９
０４が他の回路と共通に周辺電源電圧を受けている場合
には、このディープパワーダウンモード時においても周
辺電源電圧用の基準電圧は、発生する必要がある。これ
はディープパワーダウンモード解除のためのコマンドを
受け付ける必要があり、ディープパワーダウンモード時
において、常時、コマンドをモニタする必要があるため
である。
ては、周辺電源電圧に関連する基準電圧を除く基準電圧
は、それらの発生動作が禁止される。周辺電源電圧に対
する基準電圧については、周辺回路の構成に応じて異な
る。後に説明するように、周辺回路において制御回路９
０４が他の回路と共通に周辺電源電圧を受けている場合
には、このディープパワーダウンモード時においても周
辺電源電圧用の基準電圧は、発生する必要がある。これ
はディープパワーダウンモード解除のためのコマンドを
受け付ける必要があり、ディープパワーダウンモード時
において、常時、コマンドをモニタする必要があるため
である。
【００９８】制御回路９０４が、他の回路と別系統で周
辺電源電圧を受けている場合には、制御回路を除く周辺
回路に対する周辺電源電圧の発生は停止される。この場
合、制御回路を除く周辺回路に対して周辺基準電圧発生
回路が配置されている場合には、この周辺基準電圧発生
回路はディープパワーダウンモード時において基準電圧
発生動作が停止され、一方、制御回路に対する基準電圧
発生回路は、基準電圧を発生する。
辺電源電圧を受けている場合には、制御回路を除く周辺
回路に対する周辺電源電圧の発生は停止される。この場
合、制御回路を除く周辺回路に対して周辺基準電圧発生
回路が配置されている場合には、この周辺基準電圧発生
回路はディープパワーダウンモード時において基準電圧
発生動作が停止され、一方、制御回路に対する基準電圧
発生回路は、基準電圧を発生する。
【００９９】また、周辺電源電圧Ｖｄｄｐについて、デ
ィープパワーダウンモードを指定するコマンドＤＰＤに
従って動作する回路に対しては、常時、周辺電源電圧Ｖ
ｄｄｐを与える必要がある。このディープパワーダウン
モードの設定のための制御動作に関連しない周辺回路に
対しては、周辺電源電圧Ｖｄｄｐの供給をパワーカット
イネーブル信号ＰＣＵＴｅに従って停止する。
ィープパワーダウンモードを指定するコマンドＤＰＤに
従って動作する回路に対しては、常時、周辺電源電圧Ｖ
ｄｄｐを与える必要がある。このディープパワーダウン
モードの設定のための制御動作に関連しない周辺回路に
対しては、周辺電源電圧Ｖｄｄｐの供給をパワーカット
イネーブル信号ＰＣＵＴｅに従って停止する。
【０１００】インバータ３およびＭＯＳトランジスタ４
で構成されるラッチ回路は、そのラッチ能力が十分に小
さくされており、ＭＯＳトランジスタＮＱ２のオン状態
時においては、ノードＮＤ１は、接地電圧レベルへ放電
され、ＭＯＳトランジスタ４はオフ状態を維持する。
で構成されるラッチ回路は、そのラッチ能力が十分に小
さくされており、ＭＯＳトランジスタＮＱ２のオン状態
時においては、ノードＮＤ１は、接地電圧レベルへ放電
され、ＭＯＳトランジスタ４はオフ状態を維持する。
【０１０１】図１に示すように、レベル変換回路９６０
の内部ノードＮＤ１に、外部電源投入時、その電圧レベ
ルを、外部電源電圧レベルに駆動してラッチするラッチ
回路および容量素子を設けることにより、このレベル変
換回路９６０の内部ノードＮＤ１の電圧レベルが、電源
投入時、不定状態となるのを防止して、確実にノードＮ
Ｄ１の電圧レベルを外部電源電圧ＥＸＶＤＤレベルに設
定するができる。これにより、電源投入時において確実
にパワーカットイネーブル信号ＰＣＵＴｅを非活性状態
のＬレベルに設定することができる。
の内部ノードＮＤ１に、外部電源投入時、その電圧レベ
ルを、外部電源電圧レベルに駆動してラッチするラッチ
回路および容量素子を設けることにより、このレベル変
換回路９６０の内部ノードＮＤ１の電圧レベルが、電源
投入時、不定状態となるのを防止して、確実にノードＮ
Ｄ１の電圧レベルを外部電源電圧ＥＸＶＤＤレベルに設
定するができる。これにより、電源投入時において確実
にパワーカットイネーブル信号ＰＣＵＴｅを非活性状態
のＬレベルに設定することができる。
【０１０２】なお、ノードＮＤ０は、容量素子１によ
り、その電圧レベルの浮き上がりが抑制され、ＭＯＳト
ランジスタＰＱ２をオン状態に設定している。ノードＮ
Ｄ１が外部電源電圧レベルに設定されるとＭＯＳトラン
ジスタＰＱ２は、ソース／ドレインが同一電圧レベルと
なり、そのゲート電圧が不定状態であってもオフ状態と
なり、また、ノードＮＤ１が外部電源電圧レベルに保持
され、ＭＯＳトランジスタＰＱ１が、そのゲート電圧と
ソース電圧とが等しくなってオフ状態となる。従って、
インバータＩＶ２およびＭＯＳトランジスタ４で構成さ
れるラッチ回路と容量素子２により、電源投入時におい
てノードＮＤ２の電圧レベルが十分に上昇させることが
できる場合には、この容量素子１は省略されても良い。
り、その電圧レベルの浮き上がりが抑制され、ＭＯＳト
ランジスタＰＱ２をオン状態に設定している。ノードＮ
Ｄ１が外部電源電圧レベルに設定されるとＭＯＳトラン
ジスタＰＱ２は、ソース／ドレインが同一電圧レベルと
なり、そのゲート電圧が不定状態であってもオフ状態と
なり、また、ノードＮＤ１が外部電源電圧レベルに保持
され、ＭＯＳトランジスタＰＱ１が、そのゲート電圧と
ソース電圧とが等しくなってオフ状態となる。従って、
インバータＩＶ２およびＭＯＳトランジスタ４で構成さ
れるラッチ回路と容量素子２により、電源投入時におい
てノードＮＤ２の電圧レベルが十分に上昇させることが
できる場合には、この容量素子１は省略されても良い。
【０１０３】以上のように、電源投入においてレベル変
換回路の出力ノードＮＤ１を外部電源電圧ＥＸＶＤＤレ
ベルに保持することにより、レベル変換回路９６０の内
部ノードＮＤ０およびＮＤ１が中間電圧レベルに浮き上
がるのを防止でき、不安定な状態のパワーカットイネー
ブル信号ＰＣＵＴｅが生成されるのを防止することがで
きる。
換回路の出力ノードＮＤ１を外部電源電圧ＥＸＶＤＤレ
ベルに保持することにより、レベル変換回路９６０の内
部ノードＮＤ０およびＮＤ１が中間電圧レベルに浮き上
がるのを防止でき、不安定な状態のパワーカットイネー
ブル信号ＰＣＵＴｅが生成されるのを防止することがで
きる。
【０１０４】特に、このレベル変換回路の出力部に、外
部電源ノードとノードＮＤ１との間に容量素子を接続す
ることにより、その容量結合によりノードＮＤ１の電圧
レベルを外部電源電圧レベルの上昇に従って上昇させ、
ノードＮＤ１の電圧レベルが不定状態となるのを防止す
ることができ、確実に、電源投入時から、パワーカット
イネーブル信号ＰＣＵＴｅを、不活性状態のＬレベルに
指示することができ、周辺電源回路等において、確実
に、電源電圧発生動作を行なわせることができ、内部電
圧を確実に生成することができる。
部電源ノードとノードＮＤ１との間に容量素子を接続す
ることにより、その容量結合によりノードＮＤ１の電圧
レベルを外部電源電圧レベルの上昇に従って上昇させ、
ノードＮＤ１の電圧レベルが不定状態となるのを防止す
ることができ、確実に、電源投入時から、パワーカット
イネーブル信号ＰＣＵＴｅを、不活性状態のＬレベルに
指示することができ、周辺電源回路等において、確実
に、電源電圧発生動作を行なわせることができ、内部電
圧を確実に生成することができる。
【０１０５】なお、図１に示す構成において、インバー
タＩＶ１の出力信号をＭＯＳトランジスタＮＱ２のゲー
トに与える場合、２段の縦続接続されるインバータをレ
ベル変換回路の出力ノードＮＤ１に接続し、その最終段
のインバータの出力信号に従って、ノードＮＤ１を接地
電圧レベルに駆動する構成が用いられても良い。これら
の２段のインバータの動作電源電圧としては、外部電源
電圧を与える。最終段のインバータからパワーカットイ
ネーブル信号ＰＣＵＴｅが出力される。
タＩＶ１の出力信号をＭＯＳトランジスタＮＱ２のゲー
トに与える場合、２段の縦続接続されるインバータをレ
ベル変換回路の出力ノードＮＤ１に接続し、その最終段
のインバータの出力信号に従って、ノードＮＤ１を接地
電圧レベルに駆動する構成が用いられても良い。これら
の２段のインバータの動作電源電圧としては、外部電源
電圧を与える。最終段のインバータからパワーカットイ
ネーブル信号ＰＣＵＴｅが出力される。
【０１０６】この構成においては、ノードＮＤ１の電圧
レベルが浮き上がったときには、２段のインバータの最
終段のインバータの出力信号がＨレベルとなり、初期設
定のための放電用ＭＯＳトランジスタがオン状態とな
り、ノードＮＤ１を接地電圧レベルに保持する。すなわ
ち、２段のインバータと１つのＭＯＳトランジスタとで
ノードＮＤ１を接地電圧レベルに保持するラッチ回路を
構成する。
レベルが浮き上がったときには、２段のインバータの最
終段のインバータの出力信号がＨレベルとなり、初期設
定のための放電用ＭＯＳトランジスタがオン状態とな
り、ノードＮＤ１を接地電圧レベルに保持する。すなわ
ち、２段のインバータと１つのＭＯＳトランジスタとで
ノードＮＤ１を接地電圧レベルに保持するラッチ回路を
構成する。
【０１０７】ノードＮＤ１の電圧レベルがローレルであ
れば、最終段のインバータの出力信号がＬレベルとな
り、このＭＯＳトランジスタがオフ状態となる。従っ
て、ノードＮＤ１の電圧を確実に接地電圧レベルに保持
するために、初段のインバータの入力論理しきい値は、
十分に小さくする。このような構成であっても、上述の
図１に示す構成と同様の効果を得ることができる。
れば、最終段のインバータの出力信号がＬレベルとな
り、このＭＯＳトランジスタがオフ状態となる。従っ
て、ノードＮＤ１の電圧を確実に接地電圧レベルに保持
するために、初段のインバータの入力論理しきい値は、
十分に小さくする。このような構成であっても、上述の
図１に示す構成と同様の効果を得ることができる。
【０１０８】以上のように、この発明の実施の形態１に
従えば、外部電源電圧レベルのパワーカットイネーブル
信号を生成するレベル変換回路の出力ノードに容量素子
およびラッチ回路を設け、そのレベル変換回路の内部ノ
ードの電圧が不安定となるのを防止しており、確実に、
所望の電圧レベルのパワーカットイネーブル信号を生成
して、電源投入において、内部電源電圧生成動作が禁止
されるのを防止することができる。
従えば、外部電源電圧レベルのパワーカットイネーブル
信号を生成するレベル変換回路の出力ノードに容量素子
およびラッチ回路を設け、そのレベル変換回路の内部ノ
ードの電圧が不安定となるのを防止しており、確実に、
所望の電圧レベルのパワーカットイネーブル信号を生成
して、電源投入において、内部電源電圧生成動作が禁止
されるのを防止することができる。
【０１０９】また、このラッチ回路の次段に、電源投入
検出信号とラッチ回路の出力信号を受ける論理ゲートを
配置することにより、確実に、通常動作時のモード設定
に悪影響を及ぼすことなく、電源投入時においてパワー
カットイネーブル信号を非活性状態に保持することがで
きる。
検出信号とラッチ回路の出力信号を受ける論理ゲートを
配置することにより、確実に、通常動作時のモード設定
に悪影響を及ぼすことなく、電源投入時においてパワー
カットイネーブル信号を非活性状態に保持することがで
きる。
【０１１０】［実施の形態２］図３は、この発明の実施
の形態２に従う内部電圧発生部の構成を概略的に示す図
である。図３において、内部電圧発生回路は、レベル変
換回路９６０の出力信号を受けるインバータ回路１５
と、インバータ回路１５の出力信号ＺＰＣＵＴｅがＬレ
ベルのとき導通し、周辺電源線９６０を外部電源電圧Ｅ
ＸＶＤＤレベルに充電するＰチャネルＭＯＳトランジス
タ１７を含む。
の形態２に従う内部電圧発生部の構成を概略的に示す図
である。図３において、内部電圧発生回路は、レベル変
換回路９６０の出力信号を受けるインバータ回路１５
と、インバータ回路１５の出力信号ＺＰＣＵＴｅがＬレ
ベルのとき導通し、周辺電源線９６０を外部電源電圧Ｅ
ＸＶＤＤレベルに充電するＰチャネルＭＯＳトランジス
タ１７を含む。
【０１１１】レベル変換回路９６０は、先の図１に示す
構成と同様の構成を有し、制御回路９０４からのパワー
カット信号ＰＣＵＴの論理レベルを維持して、その振幅
を変換して、Ｈレベルが外部電源電圧レベルのパワーカ
ットイネーブル信号ＰＣＵＴｅを生成する。このレベル
変換回路９６０からのパワーカットイネーブル信号ＰＣ
ＵＴｅは、定電流源９５０などへ与えられる。なお、こ
のレベル変換回路９６０において、ラッチ回路および容
量素子が設けられていなくてもよい。
構成と同様の構成を有し、制御回路９０４からのパワー
カット信号ＰＣＵＴの論理レベルを維持して、その振幅
を変換して、Ｈレベルが外部電源電圧レベルのパワーカ
ットイネーブル信号ＰＣＵＴｅを生成する。このレベル
変換回路９６０からのパワーカットイネーブル信号ＰＣ
ＵＴｅは、定電流源９５０などへ与えられる。なお、こ
のレベル変換回路９６０において、ラッチ回路および容
量素子が設けられていなくてもよい。
【０１１２】図４は、図３に示す内部電圧発生部の動作
を示すタイミング図である。以下、図４を参照して、図
３に示す内部電圧発生部の動作について説明する。
を示すタイミング図である。以下、図４を参照して、図
３に示す内部電圧発生部の動作について説明する。
【０１１３】外部電源電圧ＥＸＶＤＤが投入されると
き、レベル変換回路９６０において、図１に示すノード
ＮＤ１が、接地電圧レベルまたはそれに近い電圧レベル
に保持された場合、レベル変換回路９６０の出力するＰ
ＣＵＴｅがＨレベルとなり、インバータ１５が出力する
信号ＺＰＣＵＴｅが、Ｌレベルに設定され、ＭＯＳトラ
ンジスタ１７がオン状態となる。応じて、周辺電源線９
６０が外部電源ノードに電気的に接続され、周辺電源電
圧Ｖｄｄｐが、電源電圧ＥＸＶＤＤレベルとなる。
き、レベル変換回路９６０において、図１に示すノード
ＮＤ１が、接地電圧レベルまたはそれに近い電圧レベル
に保持された場合、レベル変換回路９６０の出力するＰ
ＣＵＴｅがＨレベルとなり、インバータ１５が出力する
信号ＺＰＣＵＴｅが、Ｌレベルに設定され、ＭＯＳトラ
ンジスタ１７がオン状態となる。応じて、周辺電源線９
６０が外部電源ノードに電気的に接続され、周辺電源電
圧Ｖｄｄｐが、電源電圧ＥＸＶＤＤレベルとなる。
【０１１４】したがって、制御回路９０４が、この外部
電源電圧ＥＸＶＤＤを動作電源電圧として動作し、パワ
ーカット信号ＰＣＵＴを、初期状態のＬレベルに設定す
る。応じて、このレベル変換回路９６０において、図１
に示すＭＯＳトランジスタＮＱ１がオン状態、ＭＯＳト
ランジスタＮＱ２がオフ状態となり、このノードＮＤ１
が外部電源電圧ＥＸＶＤＤレベルに充電され、パワーカ
ットイネーブル信号ＰＣＵＴｅがＬレベルに設定され
る。
電源電圧ＥＸＶＤＤを動作電源電圧として動作し、パワ
ーカット信号ＰＣＵＴを、初期状態のＬレベルに設定す
る。応じて、このレベル変換回路９６０において、図１
に示すＭＯＳトランジスタＮＱ１がオン状態、ＭＯＳト
ランジスタＮＱ２がオフ状態となり、このノードＮＤ１
が外部電源電圧ＥＸＶＤＤレベルに充電され、パワーカ
ットイネーブル信号ＰＣＵＴｅがＬレベルに設定され
る。
【０１１５】このパワーカットイネーブル信号ＰＣＵＴ
ｅがＬレベルに設定されると、定電流源９５０が、安定
に定電流を発生させ、この定電流を受ける基準電圧発生
回路および内部電源回路が内部電圧発生動作を行なう。
ｅがＬレベルに設定されると、定電流源９５０が、安定
に定電流を発生させ、この定電流を受ける基準電圧発生
回路および内部電源回路が内部電圧発生動作を行なう。
【０１１６】この内部電圧発生時において、パワーカッ
トイネーブル信号ＰＣＵＴｅがＬレベルに設定される
と、インバータ１５の出力信号ＺＰＣＵＴｅがＨレベル
となり、ＭＯＳトランジスタ１７はオフ状態を維持す
る。したがって、周辺電源電圧Ｖｄｄｐは、外部電源ノ
ードから分離され、周辺電源回路により、所定の電圧レ
ベルに設定される。
トイネーブル信号ＰＣＵＴｅがＬレベルに設定される
と、インバータ１５の出力信号ＺＰＣＵＴｅがＨレベル
となり、ＭＯＳトランジスタ１７はオフ状態を維持す
る。したがって、周辺電源電圧Ｖｄｄｐは、外部電源ノ
ードから分離され、周辺電源回路により、所定の電圧レ
ベルに設定される。
【０１１７】なお、ディープパワーダウンモードが設定
されると、レベル変換回路９６０の出力するパワーカッ
ト信号ＰＣＵＴがＨレベルとなり、インバータ１５の出
力信号ＺＰＣＵＴｅが、Ｌレベルとなり、ＭＯＳトラン
ジスタ１７がオン状態となる。この場合、制御回路９０
４が、コマンドＣＭＤを受け付けており、このディープ
パワーダウンモード時においても動作する必要があり、
特に問題は生じない。
されると、レベル変換回路９６０の出力するパワーカッ
ト信号ＰＣＵＴがＨレベルとなり、インバータ１５の出
力信号ＺＰＣＵＴｅが、Ｌレベルとなり、ＭＯＳトラン
ジスタ１７がオン状態となる。この場合、制御回路９０
４が、コマンドＣＭＤを受け付けており、このディープ
パワーダウンモード時においても動作する必要があり、
特に問題は生じない。
【０１１８】以上のように、この発明の実施の形態２に
従えば、外部電源電圧ＥＸＶＤＤの投入時において、レ
ベル変換回路の内部ノードが不定状態になり、その電圧
レベルが浮き上がり、応じて、パワーカットイネーブル
信号ＰＣＵＴｅの電圧レベルが上昇し、ディープパワー
ダウンモードが設定された状態に近い状態に初期設定さ
れた場合には、周辺電源線９６０を外部電源ノードに結
合する。これにより、制御回路９０４が外部電源電圧を
動作電源電圧として動作して、パワーカット信号ＰＣＵ
ＴをＬレベルに初期設定する。応じて、レベル変換回路
９６０を正確に、初期設定することができ、パワーカッ
トイネーブル信号ＰＣＵＴｅを、非活性状態の接地電圧
レベルに維持することができる。
従えば、外部電源電圧ＥＸＶＤＤの投入時において、レ
ベル変換回路の内部ノードが不定状態になり、その電圧
レベルが浮き上がり、応じて、パワーカットイネーブル
信号ＰＣＵＴｅの電圧レベルが上昇し、ディープパワー
ダウンモードが設定された状態に近い状態に初期設定さ
れた場合には、周辺電源線９６０を外部電源ノードに結
合する。これにより、制御回路９０４が外部電源電圧を
動作電源電圧として動作して、パワーカット信号ＰＣＵ
ＴをＬレベルに初期設定する。応じて、レベル変換回路
９６０を正確に、初期設定することができ、パワーカッ
トイネーブル信号ＰＣＵＴｅを、非活性状態の接地電圧
レベルに維持することができる。
【０１１９】これにより、電源投入時のパワーカットイ
ネーブル信号ＰＣＵＴｅの電圧レベルの上昇による内部
電源電圧発生動作のデッドロックを禁止することがで
き、電源投入後、安定に内部電圧を確実に生成すること
ができる。
ネーブル信号ＰＣＵＴｅの電圧レベルの上昇による内部
電源電圧発生動作のデッドロックを禁止することがで
き、電源投入後、安定に内部電圧を確実に生成すること
ができる。
【０１２０】［実施の形態３］図５は、この発明の実施
の形態３に従う内部電圧発生回路の構成を概略的に示す
図である。図５において、パワーカットイネーブル信号
ＰＣＵＴｅは、周辺電源電圧Ｖｄｄｐを設定する回路部
分には与えられない。すなわち、パワーカットイネーブ
ル信号ＰＣＵＴｅは、高電圧用の基準電圧Ｖｒｅｆｄを
生成する基準電圧発生回路９５１と、アレイ電源電圧用
の基準電圧Ｖｒｅｆｓを生成する基準電圧発生回路９５
３へ与えられ、基準電圧発生回路９５２は、ディープパ
ワーダウンモード時においても、定電流源９５０からの
定電流に従って基準電圧Ｖｒｅｆｐを生成する。周辺電
源回路９５６においては、スタンバイ電源回路９５６ｂ
が、このディープパワーダウンモードにおいても動作
し、基準電圧Ｖｒｅｆｓと周辺電源線上の電圧とに従っ
て周辺電源電圧Ｖｄｄｐを生成して制御回路９０４へ与
える。
の形態３に従う内部電圧発生回路の構成を概略的に示す
図である。図５において、パワーカットイネーブル信号
ＰＣＵＴｅは、周辺電源電圧Ｖｄｄｐを設定する回路部
分には与えられない。すなわち、パワーカットイネーブ
ル信号ＰＣＵＴｅは、高電圧用の基準電圧Ｖｒｅｆｄを
生成する基準電圧発生回路９５１と、アレイ電源電圧用
の基準電圧Ｖｒｅｆｓを生成する基準電圧発生回路９５
３へ与えられ、基準電圧発生回路９５２は、ディープパ
ワーダウンモード時においても、定電流源９５０からの
定電流に従って基準電圧Ｖｒｅｆｐを生成する。周辺電
源回路９５６においては、スタンバイ電源回路９５６ｂ
が、このディープパワーダウンモードにおいても動作
し、基準電圧Ｖｒｅｆｓと周辺電源線上の電圧とに従っ
て周辺電源電圧Ｖｄｄｐを生成して制御回路９０４へ与
える。
【０１２１】一方、アレイ電源回路９５７においては、
スタンバイ電源回路９５７ｂに対しパワーカットイネー
ブル信号ＰＣＵＴｅが与えられる。アクティブ電源回路
９５６ａおよび９５７ａは、ディープパワーダウンモー
ド時においては、活性化信号（ＡＣＴ）が非活性状態で
あり、ともに、非活性状態を維持する。
スタンバイ電源回路９５７ｂに対しパワーカットイネー
ブル信号ＰＣＵＴｅが与えられる。アクティブ電源回路
９５６ａおよび９５７ａは、ディープパワーダウンモー
ド時においては、活性化信号（ＡＣＴ）が非活性状態で
あり、ともに、非活性状態を維持する。
【０１２２】また、パワーカットイネーブル信号ＰＣＵ
Ｔｅが、負電圧発生回路９５４、高電圧発生回路９５
５、セルプレート電圧発生回路９５８、およびプリチャ
ージ電圧発生回路９５９へ与えられる。
Ｔｅが、負電圧発生回路９５４、高電圧発生回路９５
５、セルプレート電圧発生回路９５８、およびプリチャ
ージ電圧発生回路９５９へ与えられる。
【０１２３】したがって、本実施の形態３においては、
周辺電源電圧Ｖｄｄｐに関連する基準電圧発生回路９５
２およびスタンバイ電源回路９５６ｂは、ディープパワ
ーダウンモード時においても動作して、周辺電源電圧Ｖ
ｄｄｐを生成し、残りの電圧発生部は、その電圧発生動
作を、ディープパワーダウンモード時に停止する。
周辺電源電圧Ｖｄｄｐに関連する基準電圧発生回路９５
２およびスタンバイ電源回路９５６ｂは、ディープパワ
ーダウンモード時においても動作して、周辺電源電圧Ｖ
ｄｄｐを生成し、残りの電圧発生部は、その電圧発生動
作を、ディープパワーダウンモード時に停止する。
【０１２４】制御回路９０４は、周辺電源電圧Ｖｄｄｐ
を動作電源電圧として受けて動作し、外部からのコマン
ドに従って、パワーカット信号ＰＣＵＴを生成する。レ
ベル変換回路９６０は、この制御回路９０４からのパワ
ーカット信号ＰＣＵＴのレベルを変換してパワーカット
イネーブル信号ＰＣＵＴｅを生成する。パワーカット信
号ＰＣＵＴとパワーカットイネーブル信号ＰＣＵＴｅ
は、論理レベルは同じである。
を動作電源電圧として受けて動作し、外部からのコマン
ドに従って、パワーカット信号ＰＣＵＴを生成する。レ
ベル変換回路９６０は、この制御回路９０４からのパワ
ーカット信号ＰＣＵＴのレベルを変換してパワーカット
イネーブル信号ＰＣＵＴｅを生成する。パワーカット信
号ＰＣＵＴとパワーカットイネーブル信号ＰＣＵＴｅ
は、論理レベルは同じである。
【０１２５】外部電源電圧ＥＸＶＤＤの投入時、レベル
変換回路９６０の内部ノードの電圧レベルが不定状態と
なり、不安定な電圧レベルのパワーカットイネーブル信
号ＰＣＵＴｅが生成された状態を考える。この状態にお
いても、外部電源電圧ＥＸＶＤＤが投入に従って、定電
流源９５０および基準電圧発生回路９５２は、このパワ
ーカットイネーブル信号ＰＣＵＴｅと独立に動作して、
基準電圧Ｖｒｅｆｐを生成する。周辺電源回路９５６
が、外部電源電圧ＥＸＶＤＤを動作電源電圧として動作
し、基準電圧Ｖｒｅｆｐに従って周辺電源電圧Ｖｄｄｐ
を生成する。
変換回路９６０の内部ノードの電圧レベルが不定状態と
なり、不安定な電圧レベルのパワーカットイネーブル信
号ＰＣＵＴｅが生成された状態を考える。この状態にお
いても、外部電源電圧ＥＸＶＤＤが投入に従って、定電
流源９５０および基準電圧発生回路９５２は、このパワ
ーカットイネーブル信号ＰＣＵＴｅと独立に動作して、
基準電圧Ｖｒｅｆｐを生成する。周辺電源回路９５６
が、外部電源電圧ＥＸＶＤＤを動作電源電圧として動作
し、基準電圧Ｖｒｅｆｐに従って周辺電源電圧Ｖｄｄｐ
を生成する。
【０１２６】周辺電源電圧Ｖｄｄｐが外部電源電圧ＥＸ
ＶＤＤの投入に従って生成されると、制御回路９０４の
出力するパワーカット信号ＰＣＵＴがＬレベルに初期設
定され、また、その反転信号が、Ｈレベルとなる。応じ
て、レベル変換回路９６０において内部ノード（図１の
ノードＮＤ０およびＮＤ１）の電圧レベルが初期化さ
れ、パワーカットイネーブル信号ＰＣＵＴｅは、Ｌレベ
ルに設定される。
ＶＤＤの投入に従って生成されると、制御回路９０４の
出力するパワーカット信号ＰＣＵＴがＬレベルに初期設
定され、また、その反転信号が、Ｈレベルとなる。応じ
て、レベル変換回路９６０において内部ノード（図１の
ノードＮＤ０およびＮＤ１）の電圧レベルが初期化さ
れ、パワーカットイネーブル信号ＰＣＵＴｅは、Ｌレベ
ルに設定される。
【０１２７】これにより、残りの電圧発生部において
も、内部電圧を発生する回路が動作し、正確に、内部電
圧を生成することができる。これにより、電源電圧投入
時のレベル変換回路９６０の不安定な内部状態による内
部電圧発生動作のデッドロックを防止することができ
る。
も、内部電圧を発生する回路が動作し、正確に、内部電
圧を生成することができる。これにより、電源電圧投入
時のレベル変換回路９６０の不安定な内部状態による内
部電圧発生動作のデッドロックを防止することができ
る。
【０１２８】［変更例］図６は、この発明の実施の形態
３の変更例の構成を概略的に示す図である。図６におい
ては、周辺電源電圧Ｖｄｄｐを動作電源電圧として利用
する回路が、ディープパワーダウンモードを設定するた
めのＤＰＤ制御回路２４と、他のアドレスデコーダおよ
びメモリセル選択回路などの周辺回路２６に分割され
る。ＤＰＤ制御回路２４は、例えば、コマンドＣＭＤを
デコードする回路と、このコマンドデコード回路の出力
信号がディープパワーダウンモードエントリを示すとき
にセットされ、かつディープパワーダウンモードの解除
を指定するときリセットされるフリップフロップを含
む。
３の変更例の構成を概略的に示す図である。図６におい
ては、周辺電源電圧Ｖｄｄｐを動作電源電圧として利用
する回路が、ディープパワーダウンモードを設定するた
めのＤＰＤ制御回路２４と、他のアドレスデコーダおよ
びメモリセル選択回路などの周辺回路２６に分割され
る。ＤＰＤ制御回路２４は、例えば、コマンドＣＭＤを
デコードする回路と、このコマンドデコード回路の出力
信号がディープパワーダウンモードエントリを示すとき
にセットされ、かつディープパワーダウンモードの解除
を指定するときリセットされるフリップフロップを含
む。
【０１２９】このＤＰＤ制御回路２４に対してＤＰＤ電
源回路２０が設けられ、周辺回路２６に対し、周辺電源
回路２２が配置される。この周辺電源回路２２は、スタ
ンバイモード時に、リーク電流を補償するスタンバイ電
源回路２２ａと、アクティブサイクル時に、大きな電流
駆動力で周辺電源電圧Ｖｄｄｐを生成するアクティブ電
源回路２２ｂを含む。このスタンバイ電源回路２２ａに
対し、パワーカットイネーブル信号ＰＣＵＴｅが与えら
れる。
源回路２０が設けられ、周辺回路２６に対し、周辺電源
回路２２が配置される。この周辺電源回路２２は、スタ
ンバイモード時に、リーク電流を補償するスタンバイ電
源回路２２ａと、アクティブサイクル時に、大きな電流
駆動力で周辺電源電圧Ｖｄｄｐを生成するアクティブ電
源回路２２ｂを含む。このスタンバイ電源回路２２ａに
対し、パワーカットイネーブル信号ＰＣＵＴｅが与えら
れる。
【０１３０】これらのＤＰＤ電源回路２０および周辺電
源回路２２に対しては、基準電圧発生回路９５２からの
基準電圧Ｖｒｅｆｐが与えられる。これらの基準電圧発
生回路９５２およびＤＰＤ電源回路２０は、パワーカッ
トイネーブル信号ＰＣＵＴｅと独立に常時動作する。
源回路２２に対しては、基準電圧発生回路９５２からの
基準電圧Ｖｒｅｆｐが与えられる。これらの基準電圧発
生回路９５２およびＤＰＤ電源回路２０は、パワーカッ
トイネーブル信号ＰＣＵＴｅと独立に常時動作する。
【０１３１】この図６に示す構成の場合、ディープパワ
ーダウンモードに関連する必要最小限の回路のみを常時
動作させ、データアクセスに関連する周辺回路２６にお
いては、ディープパワーダウンモード時、電源電圧の供
給を停止する。この図６に示す構成においても、ＤＰＤ
制御回路２４は、外部電源電圧ＥＸＶＤＤが投入され
て、ＤＰＤ電源回路２０の出力する周辺電源電圧Ｖｄｄ
ｐが安定化すると、パワーカット信号ＰＣＵＴをＬレベ
ルに初期設定し、その反転信号がＬレベルに初期設定さ
れる。したがって、パワーカット信号ＰＣＵＴを受ける
レベル変換回路は、その内部ノードが初期状態に設定さ
れ、パワーカットイネーブル信号ＰＣＵＴｅはＬレベル
に設定される。これにより、周辺電源回路のスタンバイ
電源回路２２ａが周辺電源電圧Ｖｄｄｐを生成すること
ができる。
ーダウンモードに関連する必要最小限の回路のみを常時
動作させ、データアクセスに関連する周辺回路２６にお
いては、ディープパワーダウンモード時、電源電圧の供
給を停止する。この図６に示す構成においても、ＤＰＤ
制御回路２４は、外部電源電圧ＥＸＶＤＤが投入され
て、ＤＰＤ電源回路２０の出力する周辺電源電圧Ｖｄｄ
ｐが安定化すると、パワーカット信号ＰＣＵＴをＬレベ
ルに初期設定し、その反転信号がＬレベルに初期設定さ
れる。したがって、パワーカット信号ＰＣＵＴを受ける
レベル変換回路は、その内部ノードが初期状態に設定さ
れ、パワーカットイネーブル信号ＰＣＵＴｅはＬレベル
に設定される。これにより、周辺電源回路のスタンバイ
電源回路２２ａが周辺電源電圧Ｖｄｄｐを生成すること
ができる。
【０１３２】また、他のアレイ電源電圧および負電圧な
どの内部電圧を発生する回路部分においても、パワーカ
ットイネーブル信号ＰＣＵＴｅが、ＤＰＤ電源回路２０
の出力する周辺電源電圧Ｖｄｄｐが安定化するとＬレベ
ルに設定されるため、確実に、所定の内部電圧を生成す
ることができる。
どの内部電圧を発生する回路部分においても、パワーカ
ットイネーブル信号ＰＣＵＴｅが、ＤＰＤ電源回路２０
の出力する周辺電源電圧Ｖｄｄｐが安定化するとＬレベ
ルに設定されるため、確実に、所定の内部電圧を生成す
ることができる。
【０１３３】以上のように、この発明の実施の形態３に
従えば、ディープパワーダウンモードに関連する回路に
対し常時電源電圧を与えて動作させており、外部電源電
圧投入時においても、このパワーカット信号をＬレベル
に初期設定して、パワーカットイネーブル信号ＰＣＵＴ
ｅをＬレベルに設定することができる。これにより、内
部電圧を確実に発生させることができ、内部電圧発生が
停止されるデッドロック状態を防止することができ、安
定に内部電圧を生成することができる。
従えば、ディープパワーダウンモードに関連する回路に
対し常時電源電圧を与えて動作させており、外部電源電
圧投入時においても、このパワーカット信号をＬレベル
に初期設定して、パワーカットイネーブル信号ＰＣＵＴ
ｅをＬレベルに設定することができる。これにより、内
部電圧を確実に発生させることができ、内部電圧発生が
停止されるデッドロック状態を防止することができ、安
定に内部電圧を生成することができる。
【０１３４】［実施の形態４］図７は、この発明の実施
の形態４に従う内部電圧発生回路の構成を概略的に示す
図である。この図７に示す内部電圧発生回路は、図５に
示す内部電圧発生回路と以下の点が異なっている。すな
わち、パワーカットイネーブル信号ＰＣＵＴｅが、定電
流源９５０および周辺用の基準電圧Ｖｒｅｆｐを生成す
る基準電圧発生回路９５２に対しても与えられる。この
基準電圧発生回路９５２の出力ノードと外部電源ノード
との間に、そのゲートにパワーカットイネーブル信号Ｐ
ＣＵＴｅを受けるＮチャネルＭＯＳトランジスタ３０が
接続される。このＮチャネルＭＯＳトランジスタ３０
は、低しきい値電圧ＶｔｈｎのＭＯＳトランジスタであ
る。
の形態４に従う内部電圧発生回路の構成を概略的に示す
図である。この図７に示す内部電圧発生回路は、図５に
示す内部電圧発生回路と以下の点が異なっている。すな
わち、パワーカットイネーブル信号ＰＣＵＴｅが、定電
流源９５０および周辺用の基準電圧Ｖｒｅｆｐを生成す
る基準電圧発生回路９５２に対しても与えられる。この
基準電圧発生回路９５２の出力ノードと外部電源ノード
との間に、そのゲートにパワーカットイネーブル信号Ｐ
ＣＵＴｅを受けるＮチャネルＭＯＳトランジスタ３０が
接続される。このＮチャネルＭＯＳトランジスタ３０
は、低しきい値電圧ＶｔｈｎのＭＯＳトランジスタであ
る。
【０１３５】レベル変換回路９６０において、電源投入
時、その内部状態が不安定となり、パワーカットイネー
ブル信号ＰＣＵＴｅがハイレベルとなったとき、ＭＯＳ
トランジスタ３０がオン状態となる。特に、パワーカッ
トイネーブル信号ＰＣＵＴｅが、外部電源電圧ＥＸＶＤ
Ｄレベルに設定された場合には、このＭＯＳトランジス
タ３０が強いオン状態となり、基準電圧Ｖｒｅｆｐは、
ＥＸＶＤＤ−Ｖｔｈｎの電圧レベルにクランプされる。
したがって、このＭＯＳトランジスタ３０の供給する電
圧に従って、周辺電源回路９５６において、スタンバイ
電源回路が動作して、周辺電源電圧Ｖｄｄｐを発生す
る。この周辺電源電圧Ｖｄｄｐが生成されると、制御回
路９０４からのパワーカット信号ＰＣＵＴおよびその反
転信号が、それぞれＬレベルおよびＨレベルとなり、レ
ベル変換回路９６０が初期設定され、その出力するパワ
ーカットイネーブル信号ＰＣＵＴｅは、確実に、Ｌレベ
ルに設定される。
時、その内部状態が不安定となり、パワーカットイネー
ブル信号ＰＣＵＴｅがハイレベルとなったとき、ＭＯＳ
トランジスタ３０がオン状態となる。特に、パワーカッ
トイネーブル信号ＰＣＵＴｅが、外部電源電圧ＥＸＶＤ
Ｄレベルに設定された場合には、このＭＯＳトランジス
タ３０が強いオン状態となり、基準電圧Ｖｒｅｆｐは、
ＥＸＶＤＤ−Ｖｔｈｎの電圧レベルにクランプされる。
したがって、このＭＯＳトランジスタ３０の供給する電
圧に従って、周辺電源回路９５６において、スタンバイ
電源回路が動作して、周辺電源電圧Ｖｄｄｐを発生す
る。この周辺電源電圧Ｖｄｄｐが生成されると、制御回
路９０４からのパワーカット信号ＰＣＵＴおよびその反
転信号が、それぞれＬレベルおよびＨレベルとなり、レ
ベル変換回路９６０が初期設定され、その出力するパワ
ーカットイネーブル信号ＰＣＵＴｅは、確実に、Ｌレベ
ルに設定される。
【０１３６】ＭＯＳトランジスタ３０のしきい値電圧Ｖ
ｔｈｎを十分小さくすることにより、確実に、基準電圧
Ｖｒｅｆｐの電圧レベルを、パワーカットイネーブル信
号ＰＣＵＴｅの電圧レベルに応じた電圧レベルに設定し
て、周辺電源電圧Ｖｄｄｐを生成することができる。こ
の場合、パワーカットイネーブル信号ＰＣＵＴｅの電圧
レベルが、外部電源電圧ＥＸＶＤＤレベルよりも低い場
合でも、制御回路等の構成要素のＭＯＳトランジスタの
しきい値電圧よりも高い電圧レベルに周辺電源電圧Ｖｄ
ｄｐの電圧レベル設定されると、制御回路９０４が動作
して、パワーカット信号ＰＣＵＴをＬレベルに設定する
ことができる。また、この状態において、レベル変換回
路９６０に対して相補信号を生成するためのインバータ
（図１のインバータＩＶ１）の出力信号がレベル変換回
路９６０の内部ノード放電用のＭＯＳトランジスタ（図
１に示すＭＯＳトランジスタＮＱ１）のしきい値電圧以
上の電圧レベルとなれば、この図１に示すＭＯＳトラン
ジスタＮＱ１をオン状態として、図１に示すレベル変換
回路９６０の内部ノードＮＤ０を接地電圧レベル、ま
た、ノードＮＤ１を外部電源電圧ＥＸＶＤＤレベルに設
定することができ、確実にパワーカットイネーブル信号
ＰＣＵＴｅを、接地電圧レベルに保持することができ
る。
ｔｈｎを十分小さくすることにより、確実に、基準電圧
Ｖｒｅｆｐの電圧レベルを、パワーカットイネーブル信
号ＰＣＵＴｅの電圧レベルに応じた電圧レベルに設定し
て、周辺電源電圧Ｖｄｄｐを生成することができる。こ
の場合、パワーカットイネーブル信号ＰＣＵＴｅの電圧
レベルが、外部電源電圧ＥＸＶＤＤレベルよりも低い場
合でも、制御回路等の構成要素のＭＯＳトランジスタの
しきい値電圧よりも高い電圧レベルに周辺電源電圧Ｖｄ
ｄｐの電圧レベル設定されると、制御回路９０４が動作
して、パワーカット信号ＰＣＵＴをＬレベルに設定する
ことができる。また、この状態において、レベル変換回
路９６０に対して相補信号を生成するためのインバータ
（図１のインバータＩＶ１）の出力信号がレベル変換回
路９６０の内部ノード放電用のＭＯＳトランジスタ（図
１に示すＭＯＳトランジスタＮＱ１）のしきい値電圧以
上の電圧レベルとなれば、この図１に示すＭＯＳトラン
ジスタＮＱ１をオン状態として、図１に示すレベル変換
回路９６０の内部ノードＮＤ０を接地電圧レベル、ま
た、ノードＮＤ１を外部電源電圧ＥＸＶＤＤレベルに設
定することができ、確実にパワーカットイネーブル信号
ＰＣＵＴｅを、接地電圧レベルに保持することができ
る。
【０１３７】パワーカットイネーブル信号ＰＣＵＴｅが
Ｌレベルに設定されると、ＭＯＳトランジスタ３０はオ
フ状態となり、基準電圧発生回路９５２により、所定の
電圧レベルの基準電圧Ｖｒｅｆｐが生成される。
Ｌレベルに設定されると、ＭＯＳトランジスタ３０はオ
フ状態となり、基準電圧発生回路９５２により、所定の
電圧レベルの基準電圧Ｖｒｅｆｐが生成される。
【０１３８】［変更例］図８は、この発明の実施の形態
４の変更例の構成を示す図である。図８においては、図
７に示すＮチャネルＭＯＳトランジスタ３０に代えて、
パワーカットイネーブル信号ＰＣＵＴｅを受けるインバ
ータ３２と、このインバータ３２の出力信号に従って基
準電圧発生回路９５２の出力ノードを外部電源ノードに
結合するＰチャネルＭＯＳトランジスタ３４が設けられ
る。インバータ３２へは、動作電源電圧として外部電源
電圧ＥＸＶＤＤが与えられる。この図８に示す内部電圧
発生回路の他の構成は、図７に示す内部電圧発生回路の
構成と同じである。
４の変更例の構成を示す図である。図８においては、図
７に示すＮチャネルＭＯＳトランジスタ３０に代えて、
パワーカットイネーブル信号ＰＣＵＴｅを受けるインバ
ータ３２と、このインバータ３２の出力信号に従って基
準電圧発生回路９５２の出力ノードを外部電源ノードに
結合するＰチャネルＭＯＳトランジスタ３４が設けられ
る。インバータ３２へは、動作電源電圧として外部電源
電圧ＥＸＶＤＤが与えられる。この図８に示す内部電圧
発生回路の他の構成は、図７に示す内部電圧発生回路の
構成と同じである。
【０１３９】定電流源９５０および基準電圧発生回路９
５２は、パワーカットイネーブル信号ＰＣＵＴｅに応じ
てディープパワーダウンモード時その動作が停止され
る。周辺電源回路９５６は、この基準電圧発生回路９５
２の出力ノードの電圧Ｖｒｅｆｐに従って周辺電源電圧
を生成する。
５２は、パワーカットイネーブル信号ＰＣＵＴｅに応じ
てディープパワーダウンモード時その動作が停止され
る。周辺電源回路９５６は、この基準電圧発生回路９５
２の出力ノードの電圧Ｖｒｅｆｐに従って周辺電源電圧
を生成する。
【０１４０】したがって、外部電源電圧ＥＸＶＤＤの投
入時、パワーカットイネーブル信号ＰＣＵＴｅの電圧レ
ベルが、レベル変換回路９６０の内部ノードの不安定状
態により上昇した場合、インバータ３２により、ＭＯＳ
トランジスタ３４をオン状態として、基準電圧Ｖｒｅｆ
ｐを外部電源電圧ＥＸＶＤＤレベルに設定することがで
きる。このインバータ３２をレシオ回路で構成し、その
入力論理しきい値を十分低い電圧レベルに設定すること
により、パワーカットイネーブル信号ＰＣＵＴｅが、中
間電圧レベルであっても確実に、この基準電圧Ｖｒｅｆ
ｐを、外部電源電圧ＥＸＶＤＤレベルに設定して、周辺
電源電圧Ｖｄｄｐを生成することができる。
入時、パワーカットイネーブル信号ＰＣＵＴｅの電圧レ
ベルが、レベル変換回路９６０の内部ノードの不安定状
態により上昇した場合、インバータ３２により、ＭＯＳ
トランジスタ３４をオン状態として、基準電圧Ｖｒｅｆ
ｐを外部電源電圧ＥＸＶＤＤレベルに設定することがで
きる。このインバータ３２をレシオ回路で構成し、その
入力論理しきい値を十分低い電圧レベルに設定すること
により、パワーカットイネーブル信号ＰＣＵＴｅが、中
間電圧レベルであっても確実に、この基準電圧Ｖｒｅｆ
ｐを、外部電源電圧ＥＸＶＤＤレベルに設定して、周辺
電源電圧Ｖｄｄｐを生成することができる。
【０１４１】パワーカットイネーブル信号ＰＣＵＴｅが
ローレベルのときには、インバータ３２の出力信号は外
部電源電圧ＥＸＶＤＤレベルであり、ＭＯＳトランジス
タ３４を確実にオフ状態とすることができる。したがっ
て、この状態においては、定電流源９５０および基準電
圧発生回路９５２により基準電圧Ｖｒｅｆｐを確実に生
成することができる。
ローレベルのときには、インバータ３２の出力信号は外
部電源電圧ＥＸＶＤＤレベルであり、ＭＯＳトランジス
タ３４を確実にオフ状態とすることができる。したがっ
て、この状態においては、定電流源９５０および基準電
圧発生回路９５２により基準電圧Ｖｒｅｆｐを確実に生
成することができる。
【０１４２】以上のように、この発明の実施の形態４に
従えば、ディープパワーダウンモード時においては、定
電流源およびそれぞれの基準電圧発生回路の動作を停止
させ、この周辺電源電圧を生成するための基準電圧発生
回路の出力ノードをパワーカットイネーブル信号ＰＣＵ
Ｔｅに従って外部電源電圧に対応する電圧レベルに駆動
しており、パワーカットイネーブル信号ＰＣＵＴｅの電
圧レベルが電源投入時においてハイレベルとなっても、
周辺電源回路９５６が、周辺電源電圧Ｖｄｄｐを生成し
て、レベル変換回路の不安定状態を解除することができ
る。これにより、電源投入時のレベル変換回路の内部ノ
ードの不安定状態による内部電圧発生のデッドロックを
防止することができ、安定に内部電圧を生成することが
できる。
従えば、ディープパワーダウンモード時においては、定
電流源およびそれぞれの基準電圧発生回路の動作を停止
させ、この周辺電源電圧を生成するための基準電圧発生
回路の出力ノードをパワーカットイネーブル信号ＰＣＵ
Ｔｅに従って外部電源電圧に対応する電圧レベルに駆動
しており、パワーカットイネーブル信号ＰＣＵＴｅの電
圧レベルが電源投入時においてハイレベルとなっても、
周辺電源回路９５６が、周辺電源電圧Ｖｄｄｐを生成し
て、レベル変換回路の不安定状態を解除することができ
る。これにより、電源投入時のレベル変換回路の内部ノ
ードの不安定状態による内部電圧発生のデッドロックを
防止することができ、安定に内部電圧を生成することが
できる。
【０１４３】［実施の形態５］図９は、この発明の実施
の形態５に従う内部電圧発生回路の要部の構成を概略的
に示す図である。図９において、内部電圧発生回路は、
外部電源電圧ＥＸＶＤＤの投入を検出する電源投入検出
回路４０と、電源投入検出回路４０の出力信号ＰＯＲと
レベル変換回路９６０の出力信号ＰＣＵＴｅｆとを受け
るＡＮＤ回路４２を含む。このＡＮＤ回路４２から、パ
ワーカットイネーブル信号ＰＣＵＴｅが生成される。Ａ
ＮＤ回路４２は、外部電源電圧ＥＸＶＤＤを動作電源電
圧として受ける。図１０は、図９に示す回路の動作を示
す信号波形図である。以下、図１０を参照して図９に示
す回路の動作について簡単に説明する。
の形態５に従う内部電圧発生回路の要部の構成を概略的
に示す図である。図９において、内部電圧発生回路は、
外部電源電圧ＥＸＶＤＤの投入を検出する電源投入検出
回路４０と、電源投入検出回路４０の出力信号ＰＯＲと
レベル変換回路９６０の出力信号ＰＣＵＴｅｆとを受け
るＡＮＤ回路４２を含む。このＡＮＤ回路４２から、パ
ワーカットイネーブル信号ＰＣＵＴｅが生成される。Ａ
ＮＤ回路４２は、外部電源電圧ＥＸＶＤＤを動作電源電
圧として受ける。図１０は、図９に示す回路の動作を示
す信号波形図である。以下、図１０を参照して図９に示
す回路の動作について簡単に説明する。
【０１４４】外部電源電圧ＥＸＶＤＤが投入され、レベ
ル変換回路９６０において、その内部状態が不安定とな
り、その出力信号ＰＣＵＴｅｆが中間電圧レベルに上昇
した場合を考える。この状態においても、電源投入検出
回路４０の出力信号ＰＯＲはＬレベルを維持しており、
ＡＮＤ回路４２から出力されるパワーカットイネーブル
信号ＰＣＵＴｅはＬレベルを維持する。これにより、定
電流源９５０からの定電流に従って各内部電圧が生成さ
れる。周辺電源電圧Ｖｄｄｐが発生されると、制御回路
９０４からのパワーカット信号ＰＣＵＴがＬレベルに設
定され、またその反転信号の電圧レベルも上昇する。
ル変換回路９６０において、その内部状態が不安定とな
り、その出力信号ＰＣＵＴｅｆが中間電圧レベルに上昇
した場合を考える。この状態においても、電源投入検出
回路４０の出力信号ＰＯＲはＬレベルを維持しており、
ＡＮＤ回路４２から出力されるパワーカットイネーブル
信号ＰＣＵＴｅはＬレベルを維持する。これにより、定
電流源９５０からの定電流に従って各内部電圧が生成さ
れる。周辺電源電圧Ｖｄｄｐが発生されると、制御回路
９０４からのパワーカット信号ＰＣＵＴがＬレベルに設
定され、またその反転信号の電圧レベルも上昇する。
【０１４５】パワーカット信号ＰＣＵＴの反転信号の電
圧レベルが上昇し、レベル変換回路９６０において内部
ノード（図１のノードＮＤ０）を駆動するＭＯＳトラン
ジスタ（図１のＭＯＳトランジスタＮＱ１）がオン状態
となると、このレベル変換回路９６０の出力信号ＰＣＵ
ＴｅｆがＬレベルとなる。この時点で電源投入検出回路
４０の出力信号ＰＯＲがＨレベルとなっても、レベル変
換回路９６０の出力信号ＰＣＵＴｅｆはＬレベルであ
り、ＡＮＤ回路４０からのパワーカットイネーブル信号
ＰＣＵＴｅはＬレベルを維持する。これにより、レベル
変換回路９６０が電源投入時不安定状態となってその出
力信号ＰＣＵＴｅの電圧レベルが上昇しても、確実に、
内部電圧を発生することができ、内部電圧発生のデッド
ロックを防止することができる。
圧レベルが上昇し、レベル変換回路９６０において内部
ノード（図１のノードＮＤ０）を駆動するＭＯＳトラン
ジスタ（図１のＭＯＳトランジスタＮＱ１）がオン状態
となると、このレベル変換回路９６０の出力信号ＰＣＵ
ＴｅｆがＬレベルとなる。この時点で電源投入検出回路
４０の出力信号ＰＯＲがＨレベルとなっても、レベル変
換回路９６０の出力信号ＰＣＵＴｅｆはＬレベルであ
り、ＡＮＤ回路４０からのパワーカットイネーブル信号
ＰＣＵＴｅはＬレベルを維持する。これにより、レベル
変換回路９６０が電源投入時不安定状態となってその出
力信号ＰＣＵＴｅの電圧レベルが上昇しても、確実に、
内部電圧を発生することができ、内部電圧発生のデッド
ロックを防止することができる。
【０１４６】なお、電源投入検出回路４０の出力信号Ｐ
ＯＲがＨレベルとなる期間は、このレベル変換回路９６
０が確実に初期設定される時間に合わせて適当な値に設
定されればよい。
ＯＲがＨレベルとなる期間は、このレベル変換回路９６
０が確実に初期設定される時間に合わせて適当な値に設
定されればよい。
【０１４７】なお、この図９に示す構成において、レベ
ル変換回路９６０は、入力するパワーカット信号ＰＣＵ
Ｔと出力するパワーカットイネーブル信号ＰＣＵＴｅの
論理レベルが維持されてその信号振幅の変換が行われる
構成であれば、その構成は任意である。
ル変換回路９６０は、入力するパワーカット信号ＰＣＵ
Ｔと出力するパワーカットイネーブル信号ＰＣＵＴｅの
論理レベルが維持されてその信号振幅の変換が行われる
構成であれば、その構成は任意である。
【０１４８】以上のように、この発明の実施の形態５に
従えば、パワーカットイネーブル信号を生成するレベル
変換回路の出力信号と電源電圧の投入を検出する電源投
入検出信号とに従ってパワーカットイネーブル信号を生
成しており、確実に、電源投入時において、レベル変換
回路の出力信号の電圧レベルが上昇しても、パワーカッ
トイネーブル信号ＰＣＵＴｅをＬレベルに固定して内部
電圧を生成することができ、内部電圧発生のデッドロッ
クを防止することができる。
従えば、パワーカットイネーブル信号を生成するレベル
変換回路の出力信号と電源電圧の投入を検出する電源投
入検出信号とに従ってパワーカットイネーブル信号を生
成しており、確実に、電源投入時において、レベル変換
回路の出力信号の電圧レベルが上昇しても、パワーカッ
トイネーブル信号ＰＣＵＴｅをＬレベルに固定して内部
電圧を生成することができ、内部電圧発生のデッドロッ
クを防止することができる。
【０１４９】［実施の形態６］図１１は、この発明の実
施の形態６に従う内部電圧発生回路の構成を概略的に示
す図である。この図１１に示す内部電圧発生回路におい
ては、外部電源電圧ＥＸＶＤＤが、２．５Ｖであるか、
３．３Ｖであるかを設定するためのモード設定回路５０
と、モード設定回路５０の出力するモード設定信号ＭＯ
Ｄ２．５とレベル変換回路９６０からのパワーカットイ
ネーブル信号ＰＣＵＴｅとを受けるＡＮＤ回路５２が設
けられる。このＡＮＤ回路５２の出力信号が定電流源９
５０と基準電圧発生回路９５２と周辺電源回路９５６に
含まれるスタンバイ電源回路９５６ｂへ与えられる。こ
の図１１に示す内部電圧発生回路の他の構成は、図５に
示す内部電圧発生回路の構成と同じであり、対応する部
分には同一参照番号を付し、その詳細説明は省略する。
施の形態６に従う内部電圧発生回路の構成を概略的に示
す図である。この図１１に示す内部電圧発生回路におい
ては、外部電源電圧ＥＸＶＤＤが、２．５Ｖであるか、
３．３Ｖであるかを設定するためのモード設定回路５０
と、モード設定回路５０の出力するモード設定信号ＭＯ
Ｄ２．５とレベル変換回路９６０からのパワーカットイ
ネーブル信号ＰＣＵＴｅとを受けるＡＮＤ回路５２が設
けられる。このＡＮＤ回路５２の出力信号が定電流源９
５０と基準電圧発生回路９５２と周辺電源回路９５６に
含まれるスタンバイ電源回路９５６ｂへ与えられる。こ
の図１１に示す内部電圧発生回路の他の構成は、図５に
示す内部電圧発生回路の構成と同じであり、対応する部
分には同一参照番号を付し、その詳細説明は省略する。
【０１５０】この半導体記憶装置のインターフェイスと
して、１．８Ｖ系インターフェイスが用いられる場合、
外部電源電圧ＥＸＶＤＤとしては、２．５Ｖが用いられ
る場合と、３．３Ｖが用いられる場合がある。外部電源
電圧ＥＸＶＤＤが、３．３Ｖの場合には、周辺電源回路
９５６は、降圧動作を行なって、所定電圧レベルの周辺
電源電圧Ｖｄｄｐを生成する。一方、この外部電源電圧
ＥＸＶＤＤが、２．５Ｖの場合には、外部電源電圧ＥＸ
ＶＤＤが、周辺電源電圧Ｖｄｄｐとして用いられる。外
部電源電圧ＥＸＶＤＤが周辺電源電圧Ｖｄｄｐとして用
いられる場合には、外部電源電圧投入時においては、周
辺電源電圧Ｖｄｄｐもパワーカットイネーブル信号ＰＣ
ＵＴｅと無関係に生成される。
して、１．８Ｖ系インターフェイスが用いられる場合、
外部電源電圧ＥＸＶＤＤとしては、２．５Ｖが用いられ
る場合と、３．３Ｖが用いられる場合がある。外部電源
電圧ＥＸＶＤＤが、３．３Ｖの場合には、周辺電源回路
９５６は、降圧動作を行なって、所定電圧レベルの周辺
電源電圧Ｖｄｄｐを生成する。一方、この外部電源電圧
ＥＸＶＤＤが、２．５Ｖの場合には、外部電源電圧ＥＸ
ＶＤＤが、周辺電源電圧Ｖｄｄｐとして用いられる。外
部電源電圧ＥＸＶＤＤが周辺電源電圧Ｖｄｄｐとして用
いられる場合には、外部電源電圧投入時においては、周
辺電源電圧Ｖｄｄｐもパワーカットイネーブル信号ＰＣ
ＵＴｅと無関係に生成される。
【０１５１】したがって、外部電源電圧ＥＸＶＤＤが周
辺電源電圧Ｖｄｄｐとしても用いられる場合には、モー
ド設定回路５０により、モード設定信号ＭＯＤ２．５を
Ｈレベルに設定する。ＡＮＤ回路５２により、パワーカ
ットイネーブル信号ＰＣＵＴｅに従って、定電流源９５
０も、このディープパワーダウンモード時にその定電流
発生動作を停止させる。同様、周辺電源電圧用の基準電
圧Ｖｒｅｆｐを生成する基準電圧発生回路９５２に対し
ても、パワーカットイネーブル信号ＰＣＵＴｅを受ける
ＡＮＤ回路５２の出力信号に従って、ディープパワーダ
ウンモード時、その基準電圧発生動作を停止させる。
辺電源電圧Ｖｄｄｐとしても用いられる場合には、モー
ド設定回路５０により、モード設定信号ＭＯＤ２．５を
Ｈレベルに設定する。ＡＮＤ回路５２により、パワーカ
ットイネーブル信号ＰＣＵＴｅに従って、定電流源９５
０も、このディープパワーダウンモード時にその定電流
発生動作を停止させる。同様、周辺電源電圧用の基準電
圧Ｖｒｅｆｐを生成する基準電圧発生回路９５２に対し
ても、パワーカットイネーブル信号ＰＣＵＴｅを受ける
ＡＮＤ回路５２の出力信号に従って、ディープパワーダ
ウンモード時、その基準電圧発生動作を停止させる。
【０１５２】一方、外部電源電圧ＥＸＶＤＤが３．３Ｖ
の場合には、モード設定回路５０により、モード設定信
号ＭＯＤ２．５をＬレベルに設定する。この状態におい
ては、ＡＮＤ回路５２の出力信号はＬレベルに固定され
るため、定電流源９５０および基準電圧発生回路９５２
は、ディープパワーダウンモード時においても動作す
る。これにより、外部からのコマンドＣＭＤに従ってパ
ワーカット信号ＰＣＵＴを生成する制御回路９０４をデ
ィープパワーダウンモード時においても動作させる。
の場合には、モード設定回路５０により、モード設定信
号ＭＯＤ２．５をＬレベルに設定する。この状態におい
ては、ＡＮＤ回路５２の出力信号はＬレベルに固定され
るため、定電流源９５０および基準電圧発生回路９５２
は、ディープパワーダウンモード時においても動作す
る。これにより、外部からのコマンドＣＭＤに従ってパ
ワーカット信号ＰＣＵＴを生成する制御回路９０４をデ
ィープパワーダウンモード時においても動作させる。
【０１５３】周辺電源回路９５６においては、モード設
定信号ＭＯＤ２．５をスタンバイ電源回路９５６ｂへ与
える。すなわち、モード設定信号ＭＯＤ２．５がＨレベ
ルであり、外部電源電圧ＥＸＶＤＤが、周辺電源電圧Ｖ
ｄｄｐとして用いられる場合には、スタンバイ電源回路
９５６ｂにおいては、外部電源ノードと周辺電源線とを
直接接続する。この場合、アクティブ電源回路９５６ａ
においては、この基準電圧Ｖｒｅｆｐが、外部電源電圧
ＥＸＶＤＤの電圧レベルに対応する電圧レベルに設定さ
れ、アクティブサイクル時大きな電流駆動力で、外部電
源ノードから周辺電源線へ、大きな電流駆動力で電流を
供給する。
定信号ＭＯＤ２．５をスタンバイ電源回路９５６ｂへ与
える。すなわち、モード設定信号ＭＯＤ２．５がＨレベ
ルであり、外部電源電圧ＥＸＶＤＤが、周辺電源電圧Ｖ
ｄｄｐとして用いられる場合には、スタンバイ電源回路
９５６ｂにおいては、外部電源ノードと周辺電源線とを
直接接続する。この場合、アクティブ電源回路９５６ａ
においては、この基準電圧Ｖｒｅｆｐが、外部電源電圧
ＥＸＶＤＤの電圧レベルに対応する電圧レベルに設定さ
れ、アクティブサイクル時大きな電流駆動力で、外部電
源ノードから周辺電源線へ、大きな電流駆動力で電流を
供給する。
【０１５４】この基準電圧発生回路９５２に対してもモ
ード設定信号ＭＯＤ２．５が与えられ、外部電源電圧Ｅ
ＸＶＤＤが周辺電源電圧として用いられる場合には、外
部電源電圧ＥＸＶＤＤが基準電圧Ｖｆｅｆｐとして用い
られても良い。
ード設定信号ＭＯＤ２．５が与えられ、外部電源電圧Ｅ
ＸＶＤＤが周辺電源電圧として用いられる場合には、外
部電源電圧ＥＸＶＤＤが基準電圧Ｖｆｅｆｐとして用い
られても良い。
【０１５５】また、周辺電源回路９５６のアクティブ電
源回路９５６ａにおいても、モード設定信号ＭＯＤ２．
５に従って、選択的に、周辺電源線と外部電源ノードを
接続するスイッチングトランジスタが配置されていても
良い。
源回路９５６ａにおいても、モード設定信号ＭＯＤ２．
５に従って、選択的に、周辺電源線と外部電源ノードを
接続するスイッチングトランジスタが配置されていても
良い。
【０１５６】図１２は、図１１に示すモード設定回路５
０の構成の一例を示す図である。図１２において、モー
ド設定回路５０は、パッド５０ａに結合されるノードＮ
Ｄ１０と接地ノードの間に接続される高抵抗の電流駆動
素子５０ｂと、ノードＮＤ１０の電圧の論理レベルを反
転して出力するインバータ５０ｄと、インバータ５０ｄ
の出力信号を反転してモード設定信号ＭＯＤ２．５を生
成するインバータ５０ｅと、インバータ５０ｄの出力信
号がＨレベルのとき導通し、導通時、ノードＮＤ１０を
接地電圧レベルに保持するＮチャネルＭＯＳトランジス
タ５０ｃを含む。
０の構成の一例を示す図である。図１２において、モー
ド設定回路５０は、パッド５０ａに結合されるノードＮ
Ｄ１０と接地ノードの間に接続される高抵抗の電流駆動
素子５０ｂと、ノードＮＤ１０の電圧の論理レベルを反
転して出力するインバータ５０ｄと、インバータ５０ｄ
の出力信号を反転してモード設定信号ＭＯＤ２．５を生
成するインバータ５０ｅと、インバータ５０ｄの出力信
号がＨレベルのとき導通し、導通時、ノードＮＤ１０を
接地電圧レベルに保持するＮチャネルＭＯＳトランジス
タ５０ｃを含む。
【０１５７】外部電源電圧ＥＸＶＤＤが、たとえば２．
５Ｖであり、この外部電源電圧ＥＸＶＤＤが周辺電源電
圧Ｖｄｄｐとして用いられる場合には、パッド５０ａ
は、外部電源電圧を受ける電源端子にボンディングワイ
ヤを介して接続される。この場合、電流駆動素子５０ｂ
は高抵抗の素子であり、プルダウン素子として機能する
ため、ノードＮＤ１０は、電源投入後、外部電源電圧Ｅ
ＸＶＤＤレベルに設定される。したがって、インバータ
５０ｄの出力信号がＬレベルとなり、応じてインバータ
５０ｅからのモード設定信号ＭＯＤ２．５が外部電源電
圧ＥＸＶＤＤレベルに設定される。この状態において
は、ＭＯＳトランジスタ５０ｃは、ゲートに、インバー
タ５０ｄからのＬレベルの信号を受けて、オフ状態にあ
る。
５Ｖであり、この外部電源電圧ＥＸＶＤＤが周辺電源電
圧Ｖｄｄｐとして用いられる場合には、パッド５０ａ
は、外部電源電圧を受ける電源端子にボンディングワイ
ヤを介して接続される。この場合、電流駆動素子５０ｂ
は高抵抗の素子であり、プルダウン素子として機能する
ため、ノードＮＤ１０は、電源投入後、外部電源電圧Ｅ
ＸＶＤＤレベルに設定される。したがって、インバータ
５０ｄの出力信号がＬレベルとなり、応じてインバータ
５０ｅからのモード設定信号ＭＯＤ２．５が外部電源電
圧ＥＸＶＤＤレベルに設定される。この状態において
は、ＭＯＳトランジスタ５０ｃは、ゲートに、インバー
タ５０ｄからのＬレベルの信号を受けて、オフ状態にあ
る。
【０１５８】一方、外部電源電圧ＥＸＶＤＤが、たとえ
ば３．３Ｖであり、外部電源電圧を降圧して周辺電源電
圧Ｖｄｄｐを生成する場合には、このパッド５０ａに対
しては、ボンディングは行なわれない。この場合、電流
駆動素子５０ｂにより、ノードＮＤ１０の電圧レベルの
浮き上がりが防止され、続いて、インバータ５０ｄが、
このノードＮＤ１０の電圧レベルに従って、Ｈレベルの
信号を出力し、ＭＯＳトランジスタ５０ｃをオン状態へ
駆動する。したがって、このインバータ５０ｄとＭＯＳ
トランジスタ５０ｃにより、ノードＮＤ１０は、接地電
圧レベルに保持される。インバータ５０ｅが、このイン
バータ５０ｄの出力信号を反転して、Ｈレベルのモード
設定信号ＭＯＤ２．５を生成する。
ば３．３Ｖであり、外部電源電圧を降圧して周辺電源電
圧Ｖｄｄｐを生成する場合には、このパッド５０ａに対
しては、ボンディングは行なわれない。この場合、電流
駆動素子５０ｂにより、ノードＮＤ１０の電圧レベルの
浮き上がりが防止され、続いて、インバータ５０ｄが、
このノードＮＤ１０の電圧レベルに従って、Ｈレベルの
信号を出力し、ＭＯＳトランジスタ５０ｃをオン状態へ
駆動する。したがって、このインバータ５０ｄとＭＯＳ
トランジスタ５０ｃにより、ノードＮＤ１０は、接地電
圧レベルに保持される。インバータ５０ｅが、このイン
バータ５０ｄの出力信号を反転して、Ｈレベルのモード
設定信号ＭＯＤ２．５を生成する。
【０１５９】すなわち、外部電源電圧ＥＸＶＤＤが、
３．３Ｖであり、この外部電源電圧ＥＸＶＤＤを降圧し
て周辺電源電圧Ｖｄｄｐを生成する場合には、モード設
定信号ＭＯＤ２．５は、Ｌレベルに設定される。一方、
外部電源電圧ＥＸＶＤＤが２．５Ｖであり、この外部電
源電圧ＥＸＶＤＤが周辺電源電圧Ｖｄｄｐとして用いら
れる場合には、モード設定信号ＭＯＤ２．５は、Ｈレベ
ルに設定される。
３．３Ｖであり、この外部電源電圧ＥＸＶＤＤを降圧し
て周辺電源電圧Ｖｄｄｐを生成する場合には、モード設
定信号ＭＯＤ２．５は、Ｌレベルに設定される。一方、
外部電源電圧ＥＸＶＤＤが２．５Ｖであり、この外部電
源電圧ＥＸＶＤＤが周辺電源電圧Ｖｄｄｐとして用いら
れる場合には、モード設定信号ＭＯＤ２．５は、Ｈレベ
ルに設定される。
【０１６０】なお、図１２において、パッド５０ａに対
するボンディングワイヤの選択的な形成によりモード設
定信号ＭＯＤ２．５を生成している。しかしながら、こ
のモード設定信号ＭＯＤ２．５は、メタルマスク配線に
より、外部電源電圧ＥＸＶＤＤレベルまたは接地電圧レ
ベルに設定されてもよい。
するボンディングワイヤの選択的な形成によりモード設
定信号ＭＯＤ２．５を生成している。しかしながら、こ
のモード設定信号ＭＯＤ２．５は、メタルマスク配線に
より、外部電源電圧ＥＸＶＤＤレベルまたは接地電圧レ
ベルに設定されてもよい。
【０１６１】また、電流駆動素子５０ｂに代えて、レー
ザなどのエネルギ線で溶断可能なリンク素子が用いられ
ても良い。このリンク素子を用いる場合には、電源ノー
ドとノードＮＤ１０の間にリンク素子を接続する。ま
た、ＭＯＳトランジスタ５０ｃと並列に、ゲートにリセ
ット信号を受けるＮチャネルＭＯＳトランジスタを配置
する。このリセット信号は、電源投入時またはシステム
リセット時に活性化される。リンク素子が溶断されてい
れば、ノードＮＤ１０が、Ｌレベルに保持され、モード
設定信号ＭＯＤ２．５がＬレベルとなる。リンク素子が
非溶断状態のときには、ノードＮＤ１０は、リンク素子
によりＨレベルに保持され、モード設定信号ＭＯＤ２．
５がＨレベルに設定される。
ザなどのエネルギ線で溶断可能なリンク素子が用いられ
ても良い。このリンク素子を用いる場合には、電源ノー
ドとノードＮＤ１０の間にリンク素子を接続する。ま
た、ＭＯＳトランジスタ５０ｃと並列に、ゲートにリセ
ット信号を受けるＮチャネルＭＯＳトランジスタを配置
する。このリセット信号は、電源投入時またはシステム
リセット時に活性化される。リンク素子が溶断されてい
れば、ノードＮＤ１０が、Ｌレベルに保持され、モード
設定信号ＭＯＤ２．５がＬレベルとなる。リンク素子が
非溶断状態のときには、ノードＮＤ１０は、リンク素子
によりＨレベルに保持され、モード設定信号ＭＯＤ２．
５がＨレベルに設定される。
【０１６２】図１３は、図１１に示すスタンバイ電源回
路９５６ｂの構成の一例を示す図である。図１３におい
て、スタンバイ電源回路９５６ｂは、比較回路９６５の
内部電源ノードと接地ノードの間に接続されかつそのゲ
ートにモード設定信号ＭＯＤ２．５をインバータ６８を
介して受けるＮチャネルＭＯＳトランジスタ６７と、外
部電源ノードと比較回路９６５の出力ノードの間に接続
されかつそのゲートにインバータ６８の出力信号を受け
るＰチャネルＭＯＳトランジスタ６９と、外部電源ノー
ドと周辺電源線９６９の間に接続されかつそのゲートに
比較回路９６５の出力信号を受けるＰチャネルＭＯＳト
ランジスタ９６６とを含む。インバータ６８は、外部電
源電圧ＥＸＶＤＤを動作電源電圧として受ける。
路９５６ｂの構成の一例を示す図である。図１３におい
て、スタンバイ電源回路９５６ｂは、比較回路９６５の
内部電源ノードと接地ノードの間に接続されかつそのゲ
ートにモード設定信号ＭＯＤ２．５をインバータ６８を
介して受けるＮチャネルＭＯＳトランジスタ６７と、外
部電源ノードと比較回路９６５の出力ノードの間に接続
されかつそのゲートにインバータ６８の出力信号を受け
るＰチャネルＭＯＳトランジスタ６９と、外部電源ノー
ドと周辺電源線９６９の間に接続されかつそのゲートに
比較回路９６５の出力信号を受けるＰチャネルＭＯＳト
ランジスタ９６６とを含む。インバータ６８は、外部電
源電圧ＥＸＶＤＤを動作電源電圧として受ける。
【０１６３】モード設定信号ＭＯＤ２．５がＨレベルで
あり、外部電源電圧ＥＸＶＤＤが２．５Ｖであることを
示す場合には、ＭＯＳトランジスタ６７がオフ状態、Ｍ
ＯＳトランジスタ６９がオン状態となり、比較回路９６
５の出力ノード、すなわち、電流ドライブ用ＭＯＳトラ
ンジスタ９６６のゲートは、外部電源電圧ＥＸＶＤＤレ
ベルに設定される。したがって、ＭＯＳトランジスタ９
６６は、常時オフ状態に設定される。また、比較回路９
６５は、ＭＯＳトランジスタ６７がオフ状態であり、非
活性状態に維持される。外部電源電圧ＥＸＶＤＤが２．
５Ｖのときには、周辺電源線９６９は、メタル配線７０
を介して外部電源ノードに接続される。
あり、外部電源電圧ＥＸＶＤＤが２．５Ｖであることを
示す場合には、ＭＯＳトランジスタ６７がオフ状態、Ｍ
ＯＳトランジスタ６９がオン状態となり、比較回路９６
５の出力ノード、すなわち、電流ドライブ用ＭＯＳトラ
ンジスタ９６６のゲートは、外部電源電圧ＥＸＶＤＤレ
ベルに設定される。したがって、ＭＯＳトランジスタ９
６６は、常時オフ状態に設定される。また、比較回路９
６５は、ＭＯＳトランジスタ６７がオフ状態であり、非
活性状態に維持される。外部電源電圧ＥＸＶＤＤが２．
５Ｖのときには、周辺電源線９６９は、メタル配線７０
を介して外部電源ノードに接続される。
【０１６４】一方、モード設定信号ＭＯＤ２．５がＬレ
ベルに設定され、外部電源電圧ＥＸＶＤＤが、３．３Ｖ
であることを示す場合には、ＭＯＳトランジスタ６７が
オン状態、ＭＯＳトランジスタ６９がオフ状態となる。
したがって、この電源電圧モードにおいては、メタル配
線７０は形成されず、比較回路９６５が周辺電源電圧Ｖ
ｄｄｐと基準電圧Ｖｒｅｆｐとに従ってＭＯＳトランジ
スタ９６６のゲート電圧を調整する。
ベルに設定され、外部電源電圧ＥＸＶＤＤが、３．３Ｖ
であることを示す場合には、ＭＯＳトランジスタ６７が
オン状態、ＭＯＳトランジスタ６９がオフ状態となる。
したがって、この電源電圧モードにおいては、メタル配
線７０は形成されず、比較回路９６５が周辺電源電圧Ｖ
ｄｄｐと基準電圧Ｖｒｅｆｐとに従ってＭＯＳトランジ
スタ９６６のゲート電圧を調整する。
【０１６５】なお、外部電源ノードと周辺電源線との接
続をメタル配線７０により行っている。このメタル配線
７０は、スライス工程において使用外部電源電圧の電圧
レベルに応じてマスク配線により形成される。しかしな
がら、外部電源ノードと周辺電源線９６０との間に、モ
ード設定信号ＭＯＤ２．５の反転信号をゲートに受ける
ＰチャネルＭＯＳトランジスタが配置されていてもよ
い。
続をメタル配線７０により行っている。このメタル配線
７０は、スライス工程において使用外部電源電圧の電圧
レベルに応じてマスク配線により形成される。しかしな
がら、外部電源ノードと周辺電源線９６０との間に、モ
ード設定信号ＭＯＤ２．５の反転信号をゲートに受ける
ＰチャネルＭＯＳトランジスタが配置されていてもよ
い。
【０１６６】周辺電源回路９５６において、アクティブ
電源回路９５６ａは、モード設定信号ＭＯＤ２．５と独
立に、周辺電源電圧Ｖｄｄｐと基準電圧Ｖｒｅｆｐとに
従って外部電源ノードから周辺電源線９６０へ電流を供
給する。これは、メタル配線７０が形成された場合にお
いても、その配線抵抗によりアクティブサイクル時周辺
電源線９６０の電源電圧が低下するのを防止するためで
ある。しかしながら、このメタル配線７０が、その線幅
が十分広くされ、配線抵抗が十分小さくされており、ア
クティブサイクル時においても十分な電流を供給するこ
とができる場合には、この周辺電源回路９５６におい
て、アクティブ電源回路もモード設定信号ＭＯＤ２．５
がＨレベルに設定され、外部電源電圧ＥＸＶＤＤが２．
５Ｖであることを示す場合には、動作不能状態に設定さ
れてもよい。
電源回路９５６ａは、モード設定信号ＭＯＤ２．５と独
立に、周辺電源電圧Ｖｄｄｐと基準電圧Ｖｒｅｆｐとに
従って外部電源ノードから周辺電源線９６０へ電流を供
給する。これは、メタル配線７０が形成された場合にお
いても、その配線抵抗によりアクティブサイクル時周辺
電源線９６０の電源電圧が低下するのを防止するためで
ある。しかしながら、このメタル配線７０が、その線幅
が十分広くされ、配線抵抗が十分小さくされており、ア
クティブサイクル時においても十分な電流を供給するこ
とができる場合には、この周辺電源回路９５６におい
て、アクティブ電源回路もモード設定信号ＭＯＤ２．５
がＨレベルに設定され、外部電源電圧ＥＸＶＤＤが２．
５Ｖであることを示す場合には、動作不能状態に設定さ
れてもよい。
【０１６７】なお、周辺電源回路９５６においてアクテ
ィブ電源回路９５６ａが、電源電圧レベルに係らず周辺
電源線の電圧と基準電圧Ｖｒｅｆｐとの関係に従って、
周辺電源線に電流を供給する場合には、外部電源電圧Ｅ
ＸＶＤＤのの電圧レベルに応じて周辺電源電圧の電圧レ
ベルが変更される場合には、基準電圧Ｖｒｅｆｐは、モ
ード設定信号ＭＯＤ２．５に従ってその電圧レベルが変
更される。
ィブ電源回路９５６ａが、電源電圧レベルに係らず周辺
電源線の電圧と基準電圧Ｖｒｅｆｐとの関係に従って、
周辺電源線に電流を供給する場合には、外部電源電圧Ｅ
ＸＶＤＤのの電圧レベルに応じて周辺電源電圧の電圧レ
ベルが変更される場合には、基準電圧Ｖｒｅｆｐは、モ
ード設定信号ＭＯＤ２．５に従ってその電圧レベルが変
更される。
【０１６８】以上のように、この発明の実施の形態６に
従えば、外部電源電圧が周辺電源電圧として用いられる
か否かに従って選択的に、ディープパワーダウンモード
時において周辺電源電圧に関連する回路部分を活性状態
に維持しており、外部電源電圧が周辺電源電圧として用
いられる場合および外部電源電圧を降圧して周辺電源電
圧を生成する場合いずれにおいても、外部電源電圧投入
時において、外部電源電圧に従って周辺電源電圧を生成
される。従って、たとえパワーカットイネーブル信号Ｐ
ＣＵＴｅがレベル変換回路９６０の不安定状態によりそ
の電圧レベルが上昇しても、パワーカット信号は、この
周辺電源電圧Ｖｄｄｐを受ける制御回路により確実にＬ
レベルに設定され、パワーカットイネーブル信号ＰＣＵ
ＴｅがＬレベルに設定されるため、内部電圧の発生のデ
ッドロックを確実に防止して、確実に内部電圧を生成す
ることができる。
従えば、外部電源電圧が周辺電源電圧として用いられる
か否かに従って選択的に、ディープパワーダウンモード
時において周辺電源電圧に関連する回路部分を活性状態
に維持しており、外部電源電圧が周辺電源電圧として用
いられる場合および外部電源電圧を降圧して周辺電源電
圧を生成する場合いずれにおいても、外部電源電圧投入
時において、外部電源電圧に従って周辺電源電圧を生成
される。従って、たとえパワーカットイネーブル信号Ｐ
ＣＵＴｅがレベル変換回路９６０の不安定状態によりそ
の電圧レベルが上昇しても、パワーカット信号は、この
周辺電源電圧Ｖｄｄｐを受ける制御回路により確実にＬ
レベルに設定され、パワーカットイネーブル信号ＰＣＵ
ＴｅがＬレベルに設定されるため、内部電圧の発生のデ
ッドロックを確実に防止して、確実に内部電圧を生成す
ることができる。
【０１６９】［実施の形態７］図１４は、この発明の実
施の形態７に従う内部電圧発生回路の構成を概略的に示
す図である。図１４において、内部電圧発生回路は、パ
ワーカットイネーブル信号ＰＣＵＴｅに応答して基準電
圧発生回路９５３が出力する基準電圧Ｖｒｅｆｓを接地
電圧レベルに設定するＮチャネルＭＯＳトランジスタ７
５と、この基準電圧発生回路９５３が生成する参照電圧
Ｖｒｅｆ０と基準電圧Ｖｒｅｆｓとに従って基準電圧Ｖ
ｒｅｆが安定化したかを検出する安定化検出回路８０を
含む。
施の形態７に従う内部電圧発生回路の構成を概略的に示
す図である。図１４において、内部電圧発生回路は、パ
ワーカットイネーブル信号ＰＣＵＴｅに応答して基準電
圧発生回路９５３が出力する基準電圧Ｖｒｅｆｓを接地
電圧レベルに設定するＮチャネルＭＯＳトランジスタ７
５と、この基準電圧発生回路９５３が生成する参照電圧
Ｖｒｅｆ０と基準電圧Ｖｒｅｆｓとに従って基準電圧Ｖ
ｒｅｆが安定化したかを検出する安定化検出回路８０を
含む。
【０１７０】この安定化検出回路８０は、パワーカット
イネーブル信号ＰＣＵＴｅがＨレベルのディープパワー
ダウンモードの間その出力信号ＳＬＩＶＥをＨレベルに
固定する。パワーカットイネーブル信号ＰＣＵＴｅがＬ
レベルのときには、この安定化検出回路８０は、基準電
圧Ｖｒｅｆｓと参照電圧Ｖｒｅｆ０の電圧関係に従って
ワンショットのパルス信号を生成する。
イネーブル信号ＰＣＵＴｅがＨレベルのディープパワー
ダウンモードの間その出力信号ＳＬＩＶＥをＨレベルに
固定する。パワーカットイネーブル信号ＰＣＵＴｅがＬ
レベルのときには、この安定化検出回路８０は、基準電
圧Ｖｒｅｆｓと参照電圧Ｖｒｅｆ０の電圧関係に従って
ワンショットのパルス信号を生成する。
【０１７１】この安定化検出回路８０の出力信号が、基
準電圧発生回路９５１−９５３へ与えられ、これらの基
準電圧発生回路９５１−９５３に含まれるアナログバッ
ファの電流駆動能力を、この信号ＳＬＩＶＥの活性化期
間、大きくして、高速で基準電圧Ｖｒｅｆｓ、Ｖｒｅｆ
ｐ、およびＶｒｅｆｄを立上げる。
準電圧発生回路９５１−９５３へ与えられ、これらの基
準電圧発生回路９５１−９５３に含まれるアナログバッ
ファの電流駆動能力を、この信号ＳＬＩＶＥの活性化期
間、大きくして、高速で基準電圧Ｖｒｅｆｓ、Ｖｒｅｆ
ｐ、およびＶｒｅｆｄを立上げる。
【０１７２】定電流源９５０は、ディープパワーダウン
モード中も動作し、定電流を供給する。これは、周辺電
源電圧Ｖｄｄｐを制御回路９０４が消費して、外部から
のコマンドＣＭＤに従ってパワーカット信号ＰＣＵＴを
非活性化する必要があるためである。
モード中も動作し、定電流を供給する。これは、周辺電
源電圧Ｖｄｄｐを制御回路９０４が消費して、外部から
のコマンドＣＭＤに従ってパワーカット信号ＰＣＵＴを
非活性化する必要があるためである。
【０１７３】外部電源電圧ＥＸＶＤＤの投入時、安定化
検出回路８０の出力信号ＳＬＩＶＥに従って、基準電圧
発生のためのアナログバッファの電流駆動力を大きくし
ており、高速で基準電圧Ｖｒｅｆｄ、Ｖｒｅｆｐおよび
Ｖｒｅｆｓを立上げることができる。
検出回路８０の出力信号ＳＬＩＶＥに従って、基準電圧
発生のためのアナログバッファの電流駆動力を大きくし
ており、高速で基準電圧Ｖｒｅｆｄ、Ｖｒｅｆｐおよび
Ｖｒｅｆｓを立上げることができる。
【０１７４】また、ディープパワーダウンモード解除時
においても、たとえ周辺電源電圧Ｖｄｄｐが生成されて
いても、この安定化検出回路８０の出力信号ＳＬＩＶＥ
に従って、残りの基準電圧ＶｒｅｆｄおよびＶｒｅｆｓ
の電圧レベルを高速で立上げることができる。この場
合、周辺電源電圧Ｖｄｄｐはパワーダウンモード時に発
生されており、このディープパワーダウンモード解除時
において基準電圧発生回路９５２におけるアナログバッ
ファの動作電流が増大する。しかしながら、この周辺電
源電圧用の基準電圧Ｖｒｅｆｐを発生する基準電圧発生
回路９５２において、単なる外部電源電圧投入時および
ディープパワーダウンモード解除時において同一の制御
回路を用いてアナログバッファの動作電流を大きくする
ことができ、その制御回路の規模が低減される。
においても、たとえ周辺電源電圧Ｖｄｄｐが生成されて
いても、この安定化検出回路８０の出力信号ＳＬＩＶＥ
に従って、残りの基準電圧ＶｒｅｆｄおよびＶｒｅｆｓ
の電圧レベルを高速で立上げることができる。この場
合、周辺電源電圧Ｖｄｄｐはパワーダウンモード時に発
生されており、このディープパワーダウンモード解除時
において基準電圧発生回路９５２におけるアナログバッ
ファの動作電流が増大する。しかしながら、この周辺電
源電圧用の基準電圧Ｖｒｅｆｐを発生する基準電圧発生
回路９５２において、単なる外部電源電圧投入時および
ディープパワーダウンモード解除時において同一の制御
回路を用いてアナログバッファの動作電流を大きくする
ことができ、その制御回路の規模が低減される。
【０１７５】この図１４に示す内部電圧発生回路の他の
構成は、図１１に示す先の実施の形態と同じであり、対
応する部分には、同一参照番号を付して、その詳細説明
は省略する。
構成は、図１１に示す先の実施の形態と同じであり、対
応する部分には、同一参照番号を付して、その詳細説明
は省略する。
【０１７６】図１５は、図１４に示す基準電圧発生回路
９５１および９５３の構成を示す図である。これらの基
準電圧発生回路９５１および９５３は同一構成を有する
ため、図１５においては、基準電圧発生回路１００とし
てこれらの基準電圧発生回路９５１および９５３を代表
的に示す。
９５１および９５３の構成を示す図である。これらの基
準電圧発生回路９５１および９５３は同一構成を有する
ため、図１５においては、基準電圧発生回路１００とし
てこれらの基準電圧発生回路９５１および９５３を代表
的に示す。
【０１７７】図１５において、基準電圧発生回路１００
は、定電流源９５０からの定電流（バイアス電圧ＶＢＩ
ＡＳ）に従って参照電圧Ｖｒｅｆ０を生成する参照電圧
生成回路１０２と、参照電圧生成回路１０２の出力信号
をバッファ処理して基準電圧Ｖｒｅｆを生成するアナロ
グバッファ１０４を含む。
は、定電流源９５０からの定電流（バイアス電圧ＶＢＩ
ＡＳ）に従って参照電圧Ｖｒｅｆ０を生成する参照電圧
生成回路１０２と、参照電圧生成回路１０２の出力信号
をバッファ処理して基準電圧Ｖｒｅｆを生成するアナロ
グバッファ１０４を含む。
【０１７８】参照電圧発生回路１０２は、外部電源ノー
ドとノードＮＤ２０の間に接続される定電流源１０２ａ
と、ノードＮＤ２０と接地ノードの間に直列に接続され
るＭＯＳトランジスタ１０２ｂおよび抵抗素子１０２ｃ
を含む。ＭＯＳトランジスタ１０２ｂの非導通時、抵抗
素子１０２ｃがノードＮＤ２０から分離される。
ドとノードＮＤ２０の間に接続される定電流源１０２ａ
と、ノードＮＤ２０と接地ノードの間に直列に接続され
るＭＯＳトランジスタ１０２ｂおよび抵抗素子１０２ｃ
を含む。ＭＯＳトランジスタ１０２ｂの非導通時、抵抗
素子１０２ｃがノードＮＤ２０から分離される。
【０１７９】定電流源１０２ａは、定電流源からの定電
流に従って一定の大きさの定電流を供給するＰチャネル
ＭＯＳトランジスタを含む。図１５においては、この定
電流源トランジスタは、定電流源９５０からのバイアス
電圧ＶＢＩＡＳに従って駆動電流が調整されるように示
す。この定電流源１０２ａの構成は任意であり、定電流
源９５０の供給する定電流に対応する電流を供給する構
成であればよい。
流に従って一定の大きさの定電流を供給するＰチャネル
ＭＯＳトランジスタを含む。図１５においては、この定
電流源トランジスタは、定電流源９５０からのバイアス
電圧ＶＢＩＡＳに従って駆動電流が調整されるように示
す。この定電流源１０２ａの構成は任意であり、定電流
源９５０の供給する定電流に対応する電流を供給する構
成であればよい。
【０１８０】ＭＯＳトランジスタ１０２ｂは、そのゲー
トにパワーカットイネーブル信号ＰＣＵＴｅを受ける。
参照電圧Ｖｒｅｆ０は、定電流回路１０２ａの供給する
定電流と抵抗素子１０２ｃの抵抗値とにより決定され
る。消費電流を低減するために、この定電流回路１０２
ａの駆動電流は小さく、また、抵抗素子１０２ｃの抵抗
値は十分大きくされる。したがって、ノードＮＤ２０
は、高抵抗状態であり、この参照電圧発生回路１０２の
電流駆動力は小さい。
トにパワーカットイネーブル信号ＰＣＵＴｅを受ける。
参照電圧Ｖｒｅｆ０は、定電流回路１０２ａの供給する
定電流と抵抗素子１０２ｃの抵抗値とにより決定され
る。消費電流を低減するために、この定電流回路１０２
ａの駆動電流は小さく、また、抵抗素子１０２ｃの抵抗
値は十分大きくされる。したがって、ノードＮＤ２０
は、高抵抗状態であり、この参照電圧発生回路１０２の
電流駆動力は小さい。
【０１８１】アナログバッファ１０４は、外部電源ノー
ドとノードＮＤ２１の間に接続されかつそのゲートにパ
ワーカットイネーブル信号ＰＣＵＴｅを受けるＰチャネ
ルＭＯＳトランジスタ１０４ａと、ノードＮＤ２１とノ
ードＮＤ２２の間に接続されかつそのゲートがノードＮ
Ｄ２２に接続されるＰチャネルＭＯＳトランジスタ１０
４ｂと、ノードＮＤ２１とノードＮＤ２３の間に接続さ
れかつそのゲートがノードＮＤ２２に接続されるＰチャ
ネルＭＯＳトランジスタ１０４ｃと、ノードＮＤ２２と
ノードＮＤ２４の間に接続されかつそのゲートに参照電
圧Ｖｒｅｆ０を受けるＮチャネルＭＯＳトランジスタ１
０４ｄと、ノードＮＤ２３とノードＮＤ２４の間に接続
されかつそのゲートがノードＮＤ２３に接続されるＮチ
ャネルＭＯＳトランジスタ１０４ｅと、ノードＮＤ２４
と接地ノードの間に接続される定電流源１０４ｆと、ノ
ードＮＤ２４と接地ノードの間に接続されかつそのゲー
トに信号ＳＬＩＶＥをインバータ１０３を介して受ける
ＮチャネルＭＯＳトランジスタ１０４ｇを含む。ＭＯＳ
トランジスタ１０４ｇのゲートおよびドレインノード
（ノードＮＤ２３）から基準電圧Ｖｒｅｆが生成され
る。
ドとノードＮＤ２１の間に接続されかつそのゲートにパ
ワーカットイネーブル信号ＰＣＵＴｅを受けるＰチャネ
ルＭＯＳトランジスタ１０４ａと、ノードＮＤ２１とノ
ードＮＤ２２の間に接続されかつそのゲートがノードＮ
Ｄ２２に接続されるＰチャネルＭＯＳトランジスタ１０
４ｂと、ノードＮＤ２１とノードＮＤ２３の間に接続さ
れかつそのゲートがノードＮＤ２２に接続されるＰチャ
ネルＭＯＳトランジスタ１０４ｃと、ノードＮＤ２２と
ノードＮＤ２４の間に接続されかつそのゲートに参照電
圧Ｖｒｅｆ０を受けるＮチャネルＭＯＳトランジスタ１
０４ｄと、ノードＮＤ２３とノードＮＤ２４の間に接続
されかつそのゲートがノードＮＤ２３に接続されるＮチ
ャネルＭＯＳトランジスタ１０４ｅと、ノードＮＤ２４
と接地ノードの間に接続される定電流源１０４ｆと、ノ
ードＮＤ２４と接地ノードの間に接続されかつそのゲー
トに信号ＳＬＩＶＥをインバータ１０３を介して受ける
ＮチャネルＭＯＳトランジスタ１０４ｇを含む。ＭＯＳ
トランジスタ１０４ｇのゲートおよびドレインノード
（ノードＮＤ２３）から基準電圧Ｖｒｅｆが生成され
る。
【０１８２】この図１５に示すアナログバッファ１０４
は、パワーカットイネーブル信号ＰＣＵＴｅがＨレベル
のときには、その電流経路が遮断され、その出力する基
準電圧Ｖｒｅｆは、接地電圧レベルとなる。一方、パワ
ーカットイネーブル信号ＰＣＵＴｅがＬレベルのときに
は、ＭＯＳトランジスタ１０４ａがオン状態となり、参
照電圧Ｖｒｅｆ０に応じた基準電圧Ｖｒｅｆを生成す
る。
は、パワーカットイネーブル信号ＰＣＵＴｅがＨレベル
のときには、その電流経路が遮断され、その出力する基
準電圧Ｖｒｅｆは、接地電圧レベルとなる。一方、パワ
ーカットイネーブル信号ＰＣＵＴｅがＬレベルのときに
は、ＭＯＳトランジスタ１０４ａがオン状態となり、参
照電圧Ｖｒｅｆ０に応じた基準電圧Ｖｒｅｆを生成す
る。
【０１８３】信号ＳＬＩＶＥは、活性化時、Ｌレベルで
あり、インバータ１０３により、この信号ＳＬＩＶＥが
活性状態のときにＭＯＳトランジスタ１０４ｇがオン状
態となり、このアナログバッファ１０４の駆動電流が大
きくなり、基準電圧Ｖｒｅｆは、高速で所定電圧レベル
に立上がる。
あり、インバータ１０３により、この信号ＳＬＩＶＥが
活性状態のときにＭＯＳトランジスタ１０４ｇがオン状
態となり、このアナログバッファ１０４の駆動電流が大
きくなり、基準電圧Ｖｒｅｆは、高速で所定電圧レベル
に立上がる。
【０１８４】また、パワーカットイネーブル信号ＰＣＵ
ＴｅがＨレベルのときには、参照電圧発生回路１０２に
おいては、ＭＯＳトランジスタ１０２ｂがオフ状態とな
り、ノードＮＤ２０は、外部電源電圧ＥＸＶＤＤレベル
に駆動される。これは、定電流源９５０が常時動作して
いる場合において、定電流源１０２ａからの電流の放電
経路が遮断されるためである。また、たとえ、定電流源
９５０の定電流発生動作が停止される場合においても、
その場合には、バイアス電圧ＶＢＩＡＳが接地電圧レベ
ルとなり、ＭＯＳトランジスタ１０２ａがオン状態とな
り、同様、ノードＮＤ２０が外部電源電圧ＥＸＶＤＤレ
ベルに設定される。
ＴｅがＨレベルのときには、参照電圧発生回路１０２に
おいては、ＭＯＳトランジスタ１０２ｂがオフ状態とな
り、ノードＮＤ２０は、外部電源電圧ＥＸＶＤＤレベル
に駆動される。これは、定電流源９５０が常時動作して
いる場合において、定電流源１０２ａからの電流の放電
経路が遮断されるためである。また、たとえ、定電流源
９５０の定電流発生動作が停止される場合においても、
その場合には、バイアス電圧ＶＢＩＡＳが接地電圧レベ
ルとなり、ＭＯＳトランジスタ１０２ａがオン状態とな
り、同様、ノードＮＤ２０が外部電源電圧ＥＸＶＤＤレ
ベルに設定される。
【０１８５】図１６は、図１４に示す安定化検出回路８
０の構成を示す図である。図１６において、安定化検出
回路８０は、参照電圧Ｖｒｅｆ０を動作電源電圧としか
つ基準電圧Ｖｒｅｆｓを入力信号とするインバータ８０
ａと、インバータ８０ａの入出力信号に従ってそのラッ
チ信号の電圧レベルが設定されるラッチ回路８０ｂと、
ラッチ回路８０ｂのラッチノードＮＤ３１の信号を反転
して信号ＳＬＩＶＥ０を生成するインバータ８０ｃと、
インバータ８０ｃの出力信号ＳＬＩＶＥ０とパワーカッ
トイネーブル信号ＰＣＵＴｅを受けて検出信号ＳＬＩＶ
Ｅを生成するゲート回路８０ｄを含む。
０の構成を示す図である。図１６において、安定化検出
回路８０は、参照電圧Ｖｒｅｆ０を動作電源電圧としか
つ基準電圧Ｖｒｅｆｓを入力信号とするインバータ８０
ａと、インバータ８０ａの入出力信号に従ってそのラッ
チ信号の電圧レベルが設定されるラッチ回路８０ｂと、
ラッチ回路８０ｂのラッチノードＮＤ３１の信号を反転
して信号ＳＬＩＶＥ０を生成するインバータ８０ｃと、
インバータ８０ｃの出力信号ＳＬＩＶＥ０とパワーカッ
トイネーブル信号ＰＣＵＴｅを受けて検出信号ＳＬＩＶ
Ｅを生成するゲート回路８０ｄを含む。
【０１８６】インバータ回路８０ａは、基準電圧Ｖｒｅ
ｆｓに従って参照電圧Ｖｒｅｆｓ０をノードＮＤ３０に
伝達するＰチャネルＭＯＳトランジスタＰＱ１０と、基
準電圧Ｖｒｅｆｓに従ってノードＮＤ３０を接地電圧レ
ベルに放電するＮチャネルＭＯＳトランジスタＮＱ１０
を含む。このインバータ８０ａは、参照電圧Ｖｒｅｆｓ
０に従って、基準電圧Ｖｒｅｆｓの電圧レベルが上昇す
ると、ノードＮＤ３０を、接地電圧レベルに放電する。
ｆｓに従って参照電圧Ｖｒｅｆｓ０をノードＮＤ３０に
伝達するＰチャネルＭＯＳトランジスタＰＱ１０と、基
準電圧Ｖｒｅｆｓに従ってノードＮＤ３０を接地電圧レ
ベルに放電するＮチャネルＭＯＳトランジスタＮＱ１０
を含む。このインバータ８０ａは、参照電圧Ｖｒｅｆｓ
０に従って、基準電圧Ｖｒｅｆｓの電圧レベルが上昇す
ると、ノードＮＤ３０を、接地電圧レベルに放電する。
【０１８７】ディープパワーダウンモード時において、
基準電圧Ｖｒｅｆｓ０は、図１４に示すＭＯＳトランジ
スタ７５により、接地電圧レベルに保持される。一方、
この参照電圧Ｖｒｅｆｓ０は、図１５に示すように参照
電圧発生回路１０２において、ＭＯＳトランジスタ１０
２ｂにより、外部電源電圧ＥＸＶＤＤレベルに設定され
る。したがって、このディープパワーダウンモード時に
おいては、ノードＮＤ３０は、外部電源電圧ＥＸＶＤＤ
レベルに保持される。一方、ディープパワーダウンモー
ドが解除されると、基準電圧Ｖｒｅｆｓの電圧レベルが
上昇し、参照電圧Ｖｒｅｆｓ０の電圧レベルは所定電圧
レベルに低下し、ノードＮＤ３０は、ＭＯＳトランジス
タＮＱ１０により放電される。したがって、このインバ
ータ８０ａにより、ディープパワーダウンモード解除時
において、基準電圧Ｖｒｅｆｓが、所定電圧レベルに到
達したときに、ノードＮＤ３０の電圧レベルが変化す
る。
基準電圧Ｖｒｅｆｓ０は、図１４に示すＭＯＳトランジ
スタ７５により、接地電圧レベルに保持される。一方、
この参照電圧Ｖｒｅｆｓ０は、図１５に示すように参照
電圧発生回路１０２において、ＭＯＳトランジスタ１０
２ｂにより、外部電源電圧ＥＸＶＤＤレベルに設定され
る。したがって、このディープパワーダウンモード時に
おいては、ノードＮＤ３０は、外部電源電圧ＥＸＶＤＤ
レベルに保持される。一方、ディープパワーダウンモー
ドが解除されると、基準電圧Ｖｒｅｆｓの電圧レベルが
上昇し、参照電圧Ｖｒｅｆｓ０の電圧レベルは所定電圧
レベルに低下し、ノードＮＤ３０は、ＭＯＳトランジス
タＮＱ１０により放電される。したがって、このインバ
ータ８０ａにより、ディープパワーダウンモード解除時
において、基準電圧Ｖｒｅｆｓが、所定電圧レベルに到
達したときに、ノードＮＤ３０の電圧レベルが変化す
る。
【０１８８】外部電源電圧投入時においても、まず参照
電圧Ｖｒｅｆｓ０が安定化し、次いでアナログバッファ
１０４により、基準電圧Ｖｒｅｆｓが安定化する。した
がって、ノードＮＤ３０の電圧レベルは、電源投入直後
にまず、参照電圧Ｖｒｅｆｓ０に従ってＨレベルとな
り、基準電圧Ｖｒｅｆｓが安定化すると、Ｌレベルとな
る。
電圧Ｖｒｅｆｓ０が安定化し、次いでアナログバッファ
１０４により、基準電圧Ｖｒｅｆｓが安定化する。した
がって、ノードＮＤ３０の電圧レベルは、電源投入直後
にまず、参照電圧Ｖｒｅｆｓ０に従ってＨレベルとな
り、基準電圧Ｖｒｅｆｓが安定化すると、Ｌレベルとな
る。
【０１８９】ラッチ回路８０ｂは、ノードＮＤ３１と接
地ノードの間に接続されかつそのゲートがノードＮＤ３
０に接続されるＮチャネルＭＯＳトランジスタＮＱ１１
と、ノードＮＤ３２と接地ノードの間に接続されかつそ
のゲートに基準電圧Ｖｒｅｆｓを受けるＮチャネルＭＯ
ＳトランジスタＮＱ１４と、外部電源ノードとノードＮ
Ｄ３１の間に接続されかつそのゲートがノードＮＤ３２
に接続されるＰチャネルＭＯＳトランジスタＰＱ１１
と、外部電源ノードとノードＮＤ３２の間に接続されか
つそのゲートがノードＮＤ３１に接続されるＰチャネル
ＭＯＳトランジスタＰＱ１２と、ノードＮＤ３１と接地
ノードの間に結合され、かつそのゲートがノードＮＤ３
２に接続されるＮチャネルＭＯＳトランジスタＮＱ１２
と、ノードＮＤ３２と接地ノードの間に接続されかつそ
のゲートがノードＮＤ３１に接続されるＮチャネルＭＯ
ＳトランジスタＮＱ１３を含む。
地ノードの間に接続されかつそのゲートがノードＮＤ３
０に接続されるＮチャネルＭＯＳトランジスタＮＱ１１
と、ノードＮＤ３２と接地ノードの間に接続されかつそ
のゲートに基準電圧Ｖｒｅｆｓを受けるＮチャネルＭＯ
ＳトランジスタＮＱ１４と、外部電源ノードとノードＮ
Ｄ３１の間に接続されかつそのゲートがノードＮＤ３２
に接続されるＰチャネルＭＯＳトランジスタＰＱ１１
と、外部電源ノードとノードＮＤ３２の間に接続されか
つそのゲートがノードＮＤ３１に接続されるＰチャネル
ＭＯＳトランジスタＰＱ１２と、ノードＮＤ３１と接地
ノードの間に結合され、かつそのゲートがノードＮＤ３
２に接続されるＮチャネルＭＯＳトランジスタＮＱ１２
と、ノードＮＤ３２と接地ノードの間に接続されかつそ
のゲートがノードＮＤ３１に接続されるＮチャネルＭＯ
ＳトランジスタＮＱ１３を含む。
【０１９０】ＭＯＳトランジスタＰＱ１１およびＰＱ１
２は、ノードＮＤ３１およびＮＤ３２のうちの高電位の
ノードを外部電源電圧ＥＸＶＤＤレベルにプルアップす
る。一方、ＭＯＳトランジスタＮＱ１２およびＮＱ１３
は、ノードＮＤ３１およびＮＤ３２の低電位のノードを
接地電圧レベルにプルダウンする。ノードＮＤ３１およ
びＮＤ３２は、インバータ８０ａの出力信号および入力
信号を受けるＭＯＳトランジスタＮＱ１１およびＮＱ１
４によりその電圧レベルが設定される。
２は、ノードＮＤ３１およびＮＤ３２のうちの高電位の
ノードを外部電源電圧ＥＸＶＤＤレベルにプルアップす
る。一方、ＭＯＳトランジスタＮＱ１２およびＮＱ１３
は、ノードＮＤ３１およびＮＤ３２の低電位のノードを
接地電圧レベルにプルダウンする。ノードＮＤ３１およ
びＮＤ３２は、インバータ８０ａの出力信号および入力
信号を受けるＭＯＳトランジスタＮＱ１１およびＮＱ１
４によりその電圧レベルが設定される。
【０１９１】ディープパワーダウンモード解除時におい
て、ノードＮＤ３０が、Ｈレベルのときには、ノードＮ
Ｄ３１が接地電圧レベル、ノードＮＤ３２が外部電源電
圧ＥＸＶＤＤレベルである。ディープパワーダウンモー
ド解除時または電源投入後、基準電圧Ｖｒｅｆｓが、参
照電圧Ｖｒｅｆｓ０に従って安定化すると、インバータ
８０ａの出力信号がＬレベルとなり、ノードＮＤ３２が
接地電圧レベル、ノードＮＤ３１が外部電源電圧ＥＸＶ
ＤＤレベルとなる。したがって、このラッチ回路８０ｂ
により、インバータ８０ａの出力信号に従ってそのラッ
チ状態を変化させることにより、インバータ８０ｃの出
力信号ＳＬＩＶＥ０を、基準電圧Ｖｒｅｆｓが安定化し
たか否かに応じて変化させることができる。
て、ノードＮＤ３０が、Ｈレベルのときには、ノードＮ
Ｄ３１が接地電圧レベル、ノードＮＤ３２が外部電源電
圧ＥＸＶＤＤレベルである。ディープパワーダウンモー
ド解除時または電源投入後、基準電圧Ｖｒｅｆｓが、参
照電圧Ｖｒｅｆｓ０に従って安定化すると、インバータ
８０ａの出力信号がＬレベルとなり、ノードＮＤ３２が
接地電圧レベル、ノードＮＤ３１が外部電源電圧ＥＸＶ
ＤＤレベルとなる。したがって、このラッチ回路８０ｂ
により、インバータ８０ａの出力信号に従ってそのラッ
チ状態を変化させることにより、インバータ８０ｃの出
力信号ＳＬＩＶＥ０を、基準電圧Ｖｒｅｆｓが安定化し
たか否かに応じて変化させることができる。
【０１９２】基準電圧Ｖｒｅｆｓが安定化すると、イン
バータ８０ｃの出力信号ＳＬＩＶＥ０がＨレベルとな
る。ここで、インバータ８０ｃは外部電源電圧を動作電
源電圧として受けており、信号ＳＬＩＶＥ０は、外部電
源電圧レベルのＨレベルとなる。
バータ８０ｃの出力信号ＳＬＩＶＥ０がＨレベルとな
る。ここで、インバータ８０ｃは外部電源電圧を動作電
源電圧として受けており、信号ＳＬＩＶＥ０は、外部電
源電圧レベルのＨレベルとなる。
【０１９３】ゲート回路８０ｄは、パワーカットイネー
ブル信号ＰＣＵＴｅがＨレベルのときには、その出力信
号ＳＬＩＶＥをＨレベルに固定する。したがって、図１
５に示すように、アナログバッファ１０４においては、
電流源のＭＯＳトランジスタ１０４ｇは、オフ状態を維
持する。一方、パワーカットイネーブル信号ＰＣＵＴｅ
がＬレベルとなると、このゲート回路８０ｄは、バッフ
ァ回路として動作する。基準電圧Ｖｒｅｆｓが安定化す
るまでは、インバータ８０ｃの出力信号ＳＬＩＶＥ０は
Ｌレベルであり、このゲート回路８０ｄの出力信号ＳＬ
ＩＶＥは、Ｌレベルを維持する。基準電圧Ｖｒｅｆｓが
安定化するとインバータ８０ｃの出力信号ＳＬＩＶＥ０
がＨレベルとなり、再びゲート回路８０ｄの出力信号Ｓ
ＬＩＶＥがＨレベルとなる。
ブル信号ＰＣＵＴｅがＨレベルのときには、その出力信
号ＳＬＩＶＥをＨレベルに固定する。したがって、図１
５に示すように、アナログバッファ１０４においては、
電流源のＭＯＳトランジスタ１０４ｇは、オフ状態を維
持する。一方、パワーカットイネーブル信号ＰＣＵＴｅ
がＬレベルとなると、このゲート回路８０ｄは、バッフ
ァ回路として動作する。基準電圧Ｖｒｅｆｓが安定化す
るまでは、インバータ８０ｃの出力信号ＳＬＩＶＥ０は
Ｌレベルであり、このゲート回路８０ｄの出力信号ＳＬ
ＩＶＥは、Ｌレベルを維持する。基準電圧Ｖｒｅｆｓが
安定化するとインバータ８０ｃの出力信号ＳＬＩＶＥ０
がＨレベルとなり、再びゲート回路８０ｄの出力信号Ｓ
ＬＩＶＥがＨレベルとなる。
【０１９４】ここで、ゲート回路８０ｄは、外部電源電
圧ＥＸＶＤＤを動作電源電圧として受け、ディープパワ
ーダウンモード中においても、その出力信号ＳＬＩＶＥ
をパワーカットイネーブル信号ＰＣＵＴｅに従ってＨレ
ベルに保持する。
圧ＥＸＶＤＤを動作電源電圧として受け、ディープパワ
ーダウンモード中においても、その出力信号ＳＬＩＶＥ
をパワーカットイネーブル信号ＰＣＵＴｅに従ってＨレ
ベルに保持する。
【０１９５】図１７は、図１６に示す安定化検出回路８
０の動作を示す信号波形図である。以下、図１７を参照
して、図１６に示す安定化検出回路の動作について説明
する。
０の動作を示す信号波形図である。以下、図１７を参照
して、図１６に示す安定化検出回路の動作について説明
する。
【０１９６】通常動作モード時においてはパワーカット
イネーブル信号ＰＣＵＴｅはＬレベルである。この状態
においては、参照電圧Ｖｒｅｆｓ０はたとえば２．０Ｖ
の所定の電圧レベルに保持され、また基準電圧Ｖｒｅｆ
ｓも参照電圧Ｖｒｅｆｓ０と同じ電圧レベルにある。こ
の状態においては、インバータ８０ａの出力ノードＮＤ
３０は、接地電圧レベルであり、ＭＯＳトランジスタＮ
Ｑ１４がオン状態、ＭＯＳトランジスタＮＱ１１がオフ
状態であり、ノードＮＤ３２は、接地電圧レベルに維持
される。したがって、この状態においては、インバータ
８０ｃの出力信号ＳＬＩＶＥ０はＨレベルであり、応じ
てゲート回路８０ｄの出力信号ＳＬＩＶＥもＨレベルで
ある。
イネーブル信号ＰＣＵＴｅはＬレベルである。この状態
においては、参照電圧Ｖｒｅｆｓ０はたとえば２．０Ｖ
の所定の電圧レベルに保持され、また基準電圧Ｖｒｅｆ
ｓも参照電圧Ｖｒｅｆｓ０と同じ電圧レベルにある。こ
の状態においては、インバータ８０ａの出力ノードＮＤ
３０は、接地電圧レベルであり、ＭＯＳトランジスタＮ
Ｑ１４がオン状態、ＭＯＳトランジスタＮＱ１１がオフ
状態であり、ノードＮＤ３２は、接地電圧レベルに維持
される。したがって、この状態においては、インバータ
８０ｃの出力信号ＳＬＩＶＥ０はＨレベルであり、応じ
てゲート回路８０ｄの出力信号ＳＬＩＶＥもＨレベルで
ある。
【０１９７】ディープパワーダウンモード（ＤＰＤ）が
設定され、パワーカットイネーブル信号ＰＣＵＴｅがＨ
レベルに立上がると、図１７に示すように、参照電圧Ｖ
ｒｅｆｓ０の電圧レベルが、外部電源電圧ＥＸＶＤＤレ
ベルに上昇する。一方、基準電圧Ｖｒｅｆｓは、図１５
に示すＭＯＳトランジスタ７５により、接地電圧レベル
に固定される。アナログバッファ１０４は、ＭＯＳトラ
ンジスタ１０４ａがオフ状態であり、電流経路が遮断さ
れて、非活性状態となる。
設定され、パワーカットイネーブル信号ＰＣＵＴｅがＨ
レベルに立上がると、図１７に示すように、参照電圧Ｖ
ｒｅｆｓ０の電圧レベルが、外部電源電圧ＥＸＶＤＤレ
ベルに上昇する。一方、基準電圧Ｖｒｅｆｓは、図１５
に示すＭＯＳトランジスタ７５により、接地電圧レベル
に固定される。アナログバッファ１０４は、ＭＯＳトラ
ンジスタ１０４ａがオフ状態であり、電流経路が遮断さ
れて、非活性状態となる。
【０１９８】基準電圧ＶｒｅｆｓがＬレベルとなると、
図１６において、インバータ８０ａのノードＮＤ３０の
電圧レベルは、外部電源電圧ＥＸＶＤＤレベルとなる。
このノードＮＤ３０の電圧レベルの立上りに従って、Ｍ
ＯＳトランジスタＮＱ１１がオン状態となり、ノードＮ
Ｄ３１が接地電圧レベルへ放電される。このノードＮＤ
３１が接地電圧レベルへ駆動されると、ラッチ回路８０
ｂにおいてＭＯＳトランジスタＰＱ１２がオン状態とな
り、ノードＮＤ３２の電圧レベルが外部電源電圧ＥＸＶ
ＤＤレベルにプルアップされる。
図１６において、インバータ８０ａのノードＮＤ３０の
電圧レベルは、外部電源電圧ＥＸＶＤＤレベルとなる。
このノードＮＤ３０の電圧レベルの立上りに従って、Ｍ
ＯＳトランジスタＮＱ１１がオン状態となり、ノードＮ
Ｄ３１が接地電圧レベルへ放電される。このノードＮＤ
３１が接地電圧レベルへ駆動されると、ラッチ回路８０
ｂにおいてＭＯＳトランジスタＰＱ１２がオン状態とな
り、ノードＮＤ３２の電圧レベルが外部電源電圧ＥＸＶ
ＤＤレベルにプルアップされる。
【０１９９】また、このノードＮＤ３２のプルアップ動
作により、ノードＮＤ３１は、ＭＯＳトランジスタＮＱ
１２により、接地電圧レベルにプルダウンされる。ノー
ドＮＤ３２が、ＭＯＳトランジスタＰＱ１１およびＰＱ
１２により外部電源電圧ＥＸＶＤＤレベルに駆動される
と、インバータ８０ｃの出力信号ＳＬＩＶＥ０はＬレベ
ルとなる。一方、パワーカットイネーブル信号ＰＣＵＴ
ｅはＨレベルにあり、ゲート回路８０ｄの出力信号はＨ
レベルを維持する。ディープパワーダウンモードの間、
この状態が維持される。
作により、ノードＮＤ３１は、ＭＯＳトランジスタＮＱ
１２により、接地電圧レベルにプルダウンされる。ノー
ドＮＤ３２が、ＭＯＳトランジスタＰＱ１１およびＰＱ
１２により外部電源電圧ＥＸＶＤＤレベルに駆動される
と、インバータ８０ｃの出力信号ＳＬＩＶＥ０はＬレベ
ルとなる。一方、パワーカットイネーブル信号ＰＣＵＴ
ｅはＨレベルにあり、ゲート回路８０ｄの出力信号はＨ
レベルを維持する。ディープパワーダウンモードの間、
この状態が維持される。
【０２００】ディープパワーダウンモードを解除するパ
ワーダウンモードイグジットコマンドが与えられると、
パワーカットイネーブル信号ＰＣＵＴｅがＬレベルとな
る。このとき、インバータ８０ｃの出力信号ＳＬＩＶＥ
０はＬレベルであり、ゲート回路８０ｄの出力信号ＳＬ
ＩＶＥがＬレベルに立下がる。この検出信号ＳＬＩＶＥ
がＬレベルに立下がると、アナログバッファ１０４（図
１５参照）において、ＭＯＳトランジスタ１０４ｇがオ
ン状態となり、このアナログバッファ１０４の動作電流
が増大され、参照電圧Ｖｒｅｆ０に従って基準電圧Ｖｒ
ｅｆ（Ｖｒｅｆｓ，Ｖｒｅｆｄ）が生成される。
ワーダウンモードイグジットコマンドが与えられると、
パワーカットイネーブル信号ＰＣＵＴｅがＬレベルとな
る。このとき、インバータ８０ｃの出力信号ＳＬＩＶＥ
０はＬレベルであり、ゲート回路８０ｄの出力信号ＳＬ
ＩＶＥがＬレベルに立下がる。この検出信号ＳＬＩＶＥ
がＬレベルに立下がると、アナログバッファ１０４（図
１５参照）において、ＭＯＳトランジスタ１０４ｇがオ
ン状態となり、このアナログバッファ１０４の動作電流
が増大され、参照電圧Ｖｒｅｆ０に従って基準電圧Ｖｒ
ｅｆ（Ｖｒｅｆｓ，Ｖｒｅｆｄ）が生成される。
【０２０１】また、参照電圧発生回路１０２において
は、パワーカットイネーブル信号ＰＣＵＴｅがＬレベル
であり、ＭＯＳトランジスタ１０２ｂがオン状態とな
り、ノードＮＤ２０からの参照電圧Ｖｒｅｆ０（Ｖｒｅ
ｆｓ０）が通常の電圧レベルに高速で到達する（定電流
源が動作しているため）。この参照電圧Ｖｒｅｆｓ０が
所定電圧レベルに到達すると、この参照電圧Ｖｒｅｆ０
に従って基準電圧Ｖｒｅｆが生成される。このときに
は、既に、図１４に示すＭＯＳトランジスタ７５はオフ
状態であり、アナログバッファ１０４により、基準電圧
Ｖｒｅｆｓ（Ｖｒｅｆ）の電圧レベルが上昇する。この
基準電圧Ｖｒｅｆｓの電圧レベルの上昇に従って、ＭＯ
ＳトランジスタＮＱ１０のコンダクタンスが増大し、Ｍ
ＯＳトランジスタＰＱ１０のコンダクタンスが低下す
る。この基準電圧Ｖｒｅｆｓが、図１６に示すＭＯＳト
ランジスタＮＱ１０のしきい値電圧を超えると、ＭＯＳ
トランジスタＮＱ１０が導通状態となり、ノードＮＤ３
０の電圧レベルを低下させる。
は、パワーカットイネーブル信号ＰＣＵＴｅがＬレベル
であり、ＭＯＳトランジスタ１０２ｂがオン状態とな
り、ノードＮＤ２０からの参照電圧Ｖｒｅｆ０（Ｖｒｅ
ｆｓ０）が通常の電圧レベルに高速で到達する（定電流
源が動作しているため）。この参照電圧Ｖｒｅｆｓ０が
所定電圧レベルに到達すると、この参照電圧Ｖｒｅｆ０
に従って基準電圧Ｖｒｅｆが生成される。このときに
は、既に、図１４に示すＭＯＳトランジスタ７５はオフ
状態であり、アナログバッファ１０４により、基準電圧
Ｖｒｅｆｓ（Ｖｒｅｆ）の電圧レベルが上昇する。この
基準電圧Ｖｒｅｆｓの電圧レベルの上昇に従って、ＭＯ
ＳトランジスタＮＱ１０のコンダクタンスが増大し、Ｍ
ＯＳトランジスタＰＱ１０のコンダクタンスが低下す
る。この基準電圧Ｖｒｅｆｓが、図１６に示すＭＯＳト
ランジスタＮＱ１０のしきい値電圧を超えると、ＭＯＳ
トランジスタＮＱ１０が導通状態となり、ノードＮＤ３
０の電圧レベルを低下させる。
【０２０２】ラッチ回路８０ｂにおいてＭＯＳトランジ
スタＮＱ１４のコンダクタンスは増加し、ノードＮＤ３
２の電圧レベルを低下させる。基準電圧Ｖｒｅｆｓが所
定電圧レベル以上となると、ＭＯＳトランジスタＮＱ１
１のコンダクタンスよりもＭＯＳトランジスタＮＱ１４
のコンダクタンスが大きくなり、ノードＮＤ３２が、接
地電圧レベルに駆動されて、ラッチ回路８０ｂのラッチ
状態が反転する。このラッチ回路８０ｂのラッチ状態が
反転すると、ノードＮＤ３２が接地電圧レベル、ノード
ＮＤ３１が外部電源電圧ＥＸＶＤＤレベルとなる。応じ
て、インバータ８０ｃの出力信号ＳＬＩＶＥ０がＨレベ
ルとなり、応じてゲート回路８０ｄの出力信号ＳＬＩＶ
ＥがＨレベルに立上がる。これにより、アナログバッフ
ァ１０４において、ＭＯＳトランジスタ１０４ｇがオフ
状態となり、アナログバッファ１０４の駆動電流量が低
減される。このときには、基準電圧Ｖｒｅｆｓの電圧レ
ベルは十分に上昇しており、高速で、アナログバッファ
の出力信号を所定電圧レベルに駆動することができる。
スタＮＱ１４のコンダクタンスは増加し、ノードＮＤ３
２の電圧レベルを低下させる。基準電圧Ｖｒｅｆｓが所
定電圧レベル以上となると、ＭＯＳトランジスタＮＱ１
１のコンダクタンスよりもＭＯＳトランジスタＮＱ１４
のコンダクタンスが大きくなり、ノードＮＤ３２が、接
地電圧レベルに駆動されて、ラッチ回路８０ｂのラッチ
状態が反転する。このラッチ回路８０ｂのラッチ状態が
反転すると、ノードＮＤ３２が接地電圧レベル、ノード
ＮＤ３１が外部電源電圧ＥＸＶＤＤレベルとなる。応じ
て、インバータ８０ｃの出力信号ＳＬＩＶＥ０がＨレベ
ルとなり、応じてゲート回路８０ｄの出力信号ＳＬＩＶ
ＥがＨレベルに立上がる。これにより、アナログバッフ
ァ１０４において、ＭＯＳトランジスタ１０４ｇがオフ
状態となり、アナログバッファ１０４の駆動電流量が低
減される。このときには、基準電圧Ｖｒｅｆｓの電圧レ
ベルは十分に上昇しており、高速で、アナログバッファ
の出力信号を所定電圧レベルに駆動することができる。
【０２０３】外部電源電圧ＥＸＶＤＤの投入時において
は、参照電圧Ｖｒｅｆｓ０が、接地電位レベルから所定
の電圧レベル（たとえば２．０Ｖ）に上昇する点を除い
て、図１７に示すディープパワーダウンモードイグジッ
ト（ＤＰＤイグジットモード）時の動作と同様の動作
が、安定化検出回路８０において行なわれる。これによ
り、外部電源電圧投入時においても、基準電圧Ｖｒｅｆ
ｓ，ＶｒｅｆｄおよびＶｒｅｆｐを高速で安定状態へ駆
動することができる。
は、参照電圧Ｖｒｅｆｓ０が、接地電位レベルから所定
の電圧レベル（たとえば２．０Ｖ）に上昇する点を除い
て、図１７に示すディープパワーダウンモードイグジッ
ト（ＤＰＤイグジットモード）時の動作と同様の動作
が、安定化検出回路８０において行なわれる。これによ
り、外部電源電圧投入時においても、基準電圧Ｖｒｅｆ
ｓ，ＶｒｅｆｄおよびＶｒｅｆｐを高速で安定状態へ駆
動することができる。
【０２０４】上述の安定化検出回路の構成においては、
アレイ電源電圧のための基準電圧Ｖｒｅｆｓと参照電圧
Ｖｒｅｆｓ０を用いて、基準電圧の安定化を検出してい
る。しかしながら、この安定化検出のために用いられる
基準電圧としては、他の電圧が用いられてもよい。たと
えば、基準電圧Ｖｒｅｆｐが用いられてもよい。周辺電
源電圧用の基準電圧Ｖｒｅｆｐは、ディープパワーダウ
ンモード時においても、コマンド受付のために制御回路
を動作させる必要があり、このディープパワーダウンモ
ード時においても所定電圧レベルに維持されるため、こ
の安定化検出には用いられない。
アレイ電源電圧のための基準電圧Ｖｒｅｆｓと参照電圧
Ｖｒｅｆｓ０を用いて、基準電圧の安定化を検出してい
る。しかしながら、この安定化検出のために用いられる
基準電圧としては、他の電圧が用いられてもよい。たと
えば、基準電圧Ｖｒｅｆｐが用いられてもよい。周辺電
源電圧用の基準電圧Ｖｒｅｆｐは、ディープパワーダウ
ンモード時においても、コマンド受付のために制御回路
を動作させる必要があり、このディープパワーダウンモ
ード時においても所定電圧レベルに維持されるため、こ
の安定化検出には用いられない。
【０２０５】以上のように、この発明の実施の形態７に
従えば、所定の基準電圧と対応の参照電圧との電圧関係
に従って基準電圧が安定化されたかを判定し、その判定
結果に従って基準電圧を生成するアナログバッファの動
作電流を調整しており、外部電源電圧投入時およびディ
ープパワーダウンモードイジェクト時において高速で基
準電圧を所定電圧レベルに駆動でき、応じて内部電圧を
高速で所定の安定状態へ駆動することができる。
従えば、所定の基準電圧と対応の参照電圧との電圧関係
に従って基準電圧が安定化されたかを判定し、その判定
結果に従って基準電圧を生成するアナログバッファの動
作電流を調整しており、外部電源電圧投入時およびディ
ープパワーダウンモードイジェクト時において高速で基
準電圧を所定電圧レベルに駆動でき、応じて内部電圧を
高速で所定の安定状態へ駆動することができる。
【０２０６】［実施の形態８］図１８は、この発明の実
施の形態８に従う安定化検出回路８０の構成を示す図で
ある。この図１８に示す安定化検出回路８０の構成にお
いては、インバータ８０ａの出力信号をゲートに受ける
ＭＯＳトランジスタＮＱ１１と直列に、パワーカットイ
ネーブル信号ＰＣＵＴｅをインバータ８０ｅを介して受
けるＮチャネルＭＯＳトランジスタＮＱ１５が設けられ
る。この図１８に示す安定化検出回路８０の他の構成
は、図１６に示す回路の構成と同じであり、対応する部
分には同一参照番号を付し、その詳細説明は省略する。
施の形態８に従う安定化検出回路８０の構成を示す図で
ある。この図１８に示す安定化検出回路８０の構成にお
いては、インバータ８０ａの出力信号をゲートに受ける
ＭＯＳトランジスタＮＱ１１と直列に、パワーカットイ
ネーブル信号ＰＣＵＴｅをインバータ８０ｅを介して受
けるＮチャネルＭＯＳトランジスタＮＱ１５が設けられ
る。この図１８に示す安定化検出回路８０の他の構成
は、図１６に示す回路の構成と同じであり、対応する部
分には同一参照番号を付し、その詳細説明は省略する。
【０２０７】この図１８に示す安定化検出回路８０の構
成において、通常動作モード時において、パワーカット
イネーブル信号ＰＣＵＴｅはＬレベルであり、インバー
タ８０ｅの出力信号はＨレベルとなり、ＭＯＳトランジ
スタＮＱ１５がオン状態となる。参照電圧Ｖｒｅｆｓ０
および基準電圧Ｖｒｅｆｓはともに、所定の電圧レベル
にあり、ノードＮＤ３０は接地電圧レベルに保持され
る。したがって、ＭＯＳトランジスタＮＱ１１がオフ状
態、ＭＯＳトランジスタＮＱ１４がオン状態であり、こ
のラッチ回路８０ｂは、ノードＮＤ３２をＬレベル、ノ
ードＮＤ３１をＨレベルにラッチする。
成において、通常動作モード時において、パワーカット
イネーブル信号ＰＣＵＴｅはＬレベルであり、インバー
タ８０ｅの出力信号はＨレベルとなり、ＭＯＳトランジ
スタＮＱ１５がオン状態となる。参照電圧Ｖｒｅｆｓ０
および基準電圧Ｖｒｅｆｓはともに、所定の電圧レベル
にあり、ノードＮＤ３０は接地電圧レベルに保持され
る。したがって、ＭＯＳトランジスタＮＱ１１がオフ状
態、ＭＯＳトランジスタＮＱ１４がオン状態であり、こ
のラッチ回路８０ｂは、ノードＮＤ３２をＬレベル、ノ
ードＮＤ３１をＨレベルにラッチする。
【０２０８】ディープパワーダウンモードが設定された
とき、パワーカットイネーブル信号ＰＣＵＴｅがＨレベ
ルとなり、応じてインバータ８０ｅの出力信号がＬレベ
ルとなる。このディープパワーダウンモード時におい
て、基準電圧Ｖｒｅｆｓが接地電圧レベルのＬレベルと
なり、ノードＮＤ３０は、参照電圧Ｖｒｅｆｓ０の電圧
レベルとなる。この状態において、ＭＯＳトランジスタ
ＮＱ１１がオン状態となっても、ＭＯＳトランジスタＮ
Ｑ１５がオフ状態であり、ラッチ回路３０ｂは、図１９
の信号波形図に示すように、このパワーカットイネーブ
ル信号ＰＣＵＴｅがＨレベルに立上がる直前の状態を維
持している。
とき、パワーカットイネーブル信号ＰＣＵＴｅがＨレベ
ルとなり、応じてインバータ８０ｅの出力信号がＬレベ
ルとなる。このディープパワーダウンモード時におい
て、基準電圧Ｖｒｅｆｓが接地電圧レベルのＬレベルと
なり、ノードＮＤ３０は、参照電圧Ｖｒｅｆｓ０の電圧
レベルとなる。この状態において、ＭＯＳトランジスタ
ＮＱ１１がオン状態となっても、ＭＯＳトランジスタＮ
Ｑ１５がオフ状態であり、ラッチ回路３０ｂは、図１９
の信号波形図に示すように、このパワーカットイネーブ
ル信号ＰＣＵＴｅがＨレベルに立上がる直前の状態を維
持している。
【０２０９】ディープパワーダウンモード時において、
ＭＯＳトランジスタＮＱ１４およびＮＱ１５がともにオ
フ状態となり、このＭＯＳトランジスタＰＱ１１および
ＰＱ１２およびＮＱ１２およびＮＱ１３は、それぞれ、
ラッチ状態にあり、貫通電流は生じない。したがって、
このディープパワーダウンモード時においてラッチ回路
８０ｂにおける貫通電流を低減でき、ディープパワーダ
ウンモード時の消費電流をより低減することができる。
ＭＯＳトランジスタＮＱ１４およびＮＱ１５がともにオ
フ状態となり、このＭＯＳトランジスタＰＱ１１および
ＰＱ１２およびＮＱ１２およびＮＱ１３は、それぞれ、
ラッチ状態にあり、貫通電流は生じない。したがって、
このディープパワーダウンモード時においてラッチ回路
８０ｂにおける貫通電流を低減でき、ディープパワーダ
ウンモード時の消費電流をより低減することができる。
【０２１０】ディープパワーダウンモードが解除される
と、パワーカットイネーブル信号ＰＣＵＴｅがＬレベル
となり、ＭＯＳトランジスタＮＱ１５がオン状態とな
る。この状態において、基準電圧Ｖｒｅｆｓが、接地電
圧レベルであり、また参照電圧Ｖｒｅｆｓ０が、所定の
電圧レベル（たとえば２．０Ｖ）であり、ラッチ回路８
０ｂのラッチ状態が反転し、ノードＮＤ３２の電圧レベ
ルが外部電源電圧ＥＸＶＤＤレベルとなり、応じてイン
バータ８０ｃの出力信号ＳＬＩＶＥ０がＬレベルとな
る。応じて、ゲート回路８０ｄからの検出信号ＳＬＩＶ
ＥがＬレベルとなる。
と、パワーカットイネーブル信号ＰＣＵＴｅがＬレベル
となり、ＭＯＳトランジスタＮＱ１５がオン状態とな
る。この状態において、基準電圧Ｖｒｅｆｓが、接地電
圧レベルであり、また参照電圧Ｖｒｅｆｓ０が、所定の
電圧レベル（たとえば２．０Ｖ）であり、ラッチ回路８
０ｂのラッチ状態が反転し、ノードＮＤ３２の電圧レベ
ルが外部電源電圧ＥＸＶＤＤレベルとなり、応じてイン
バータ８０ｃの出力信号ＳＬＩＶＥ０がＬレベルとな
る。応じて、ゲート回路８０ｄからの検出信号ＳＬＩＶ
ＥがＬレベルとなる。
【０２１１】したがって、この図１８に示すように、デ
ィープパワーダウンモード時オン状態となるＭＯＳトラ
ンジスタと直列にパワーカットイネーブル信号に従って
オフ状態となるＭＯＳトランジスタをラッチ回路内に設
けることにより、ディープパワーダウンモード時のラッ
チ回路の貫通電流を低減することができ、消費電流を低
減することができる。
ィープパワーダウンモード時オン状態となるＭＯＳトラ
ンジスタと直列にパワーカットイネーブル信号に従って
オフ状態となるＭＯＳトランジスタをラッチ回路内に設
けることにより、ディープパワーダウンモード時のラッ
チ回路の貫通電流を低減することができ、消費電流を低
減することができる。
【０２１２】［実施の形態９］図２０は、この発明の実
施の形態９に従う安定化検出回路８０の構成を示す図で
ある。図２０においては、ノードＮＤ３２と接地ノード
の間に、互いに、ＮチャネルＭＯＳトランジスタＮＱ１
６およびＮＱ１７が設けられる。これらのＭＯＳトラン
ジスタＮＱ１６およびＮＱ１７は、導通時、ＭＯＳトラ
ンジスタＮＱ１４と並列の放電経路を形成する。図２０
に示す安定化検出回路の他の構成は、図１８に示す安定
化検出回路の構成と同じであり、対応する部分には同一
参照番号を付し、その詳細説明は省略する。
施の形態９に従う安定化検出回路８０の構成を示す図で
ある。図２０においては、ノードＮＤ３２と接地ノード
の間に、互いに、ＮチャネルＭＯＳトランジスタＮＱ１
６およびＮＱ１７が設けられる。これらのＭＯＳトラン
ジスタＮＱ１６およびＮＱ１７は、導通時、ＭＯＳトラ
ンジスタＮＱ１４と並列の放電経路を形成する。図２０
に示す安定化検出回路の他の構成は、図１８に示す安定
化検出回路の構成と同じであり、対応する部分には同一
参照番号を付し、その詳細説明は省略する。
【０２１３】ＭＯＳトランジスタＮＱ１６のゲートへ
は、基準電圧Ｖｒｅｆｓが与えられ、ＭＯＳトランジス
タＮＱ１７のゲートへは、外部電源電圧ＥＸＶＤＤの電
圧レベルを指定するモード設定信号／ＭＯＤ２．５が与
えられる。このモード設定信号／ＭＯＤ２．５は、図１
２に示す回路から生成されるモード設定信号ＭＯＤ２．
５と相補な信号である。すなわち、外部電源電圧ＥＸＶ
ＤＤが、２．５Ｖに設定される場合には、このモード設
定信号／ＭＯＤ２．５はＬレベルに設定され、外部電源
電圧ＥＸＶＤＤが３．３Ｖに設定される場合には、モー
ド設定信号／ＭＯＤ２．５がＨレベルに設定される。
は、基準電圧Ｖｒｅｆｓが与えられ、ＭＯＳトランジス
タＮＱ１７のゲートへは、外部電源電圧ＥＸＶＤＤの電
圧レベルを指定するモード設定信号／ＭＯＤ２．５が与
えられる。このモード設定信号／ＭＯＤ２．５は、図１
２に示す回路から生成されるモード設定信号ＭＯＤ２．
５と相補な信号である。すなわち、外部電源電圧ＥＸＶ
ＤＤが、２．５Ｖに設定される場合には、このモード設
定信号／ＭＯＤ２．５はＬレベルに設定され、外部電源
電圧ＥＸＶＤＤが３．３Ｖに設定される場合には、モー
ド設定信号／ＭＯＤ２．５がＨレベルに設定される。
【０２１４】基準電圧Ｖｒｅｆｓが接地電圧レベルから
その電圧レベルが上昇すると、ノードＮＤ３２のディー
プパワーダウンモード時のＨレベルが接地電圧レベルへ
放電される。このノードＮＤ３２の電圧レベルが、イン
バータ８０ｃの入力論理しきい値を超えて低下すると、
インバータ８０ｃの出力信号ＳＬＩＶＥ０はＨレベルと
なる。したがって、このインバータ８０ｃの出力信号Ｓ
ＬＩＶＥ０がＨレベルに立上がるタイミング（時間）
は、外部電源電圧ＥＸＶＤＤに依存する。したがって、
外部電源電圧ＥＸＶＤＤが２．５Ｖのときには、モード
設定信号／ＭＯＤ２．５をＬレベルに設定して、ＭＯＳ
トランジスタＮＱ１７をオフ状態とする。ノードＮＤ３
２は、ＭＯＳトランジスタＮＱ１４のみで放電される。
その電圧レベルが上昇すると、ノードＮＤ３２のディー
プパワーダウンモード時のＨレベルが接地電圧レベルへ
放電される。このノードＮＤ３２の電圧レベルが、イン
バータ８０ｃの入力論理しきい値を超えて低下すると、
インバータ８０ｃの出力信号ＳＬＩＶＥ０はＨレベルと
なる。したがって、このインバータ８０ｃの出力信号Ｓ
ＬＩＶＥ０がＨレベルに立上がるタイミング（時間）
は、外部電源電圧ＥＸＶＤＤに依存する。したがって、
外部電源電圧ＥＸＶＤＤが２．５Ｖのときには、モード
設定信号／ＭＯＤ２．５をＬレベルに設定して、ＭＯＳ
トランジスタＮＱ１７をオフ状態とする。ノードＮＤ３
２は、ＭＯＳトランジスタＮＱ１４のみで放電される。
【０２１５】一方、外部電源電圧ＥＸＶＤＤが、たとえ
ば３．３Ｖの場合には、モード設定信号／ＭＯＤ２．５
をＨレベルに設定し、このノードＮＤ３２を、ＭＯＳト
ランジスタＮＱ１４およびＮＱ１６により放電する。こ
れにより、外部電源電圧ＥＸＶＤＤがたとえば３．３Ｖ
と高い電圧レベルであっても、高速でノードＮＤ３２を
放電することができ、電源電圧ＥＸＶＤＤの電圧レベル
にかかわらず、ほぼ同じパルス幅の、検出信号ＳＬＩＶ
Ｅを生成することができる。この結果、外部電源電圧Ｅ
ＸＶＤＤの電圧レベルにかかわらず、基準電圧Ｖｒｅｆ
ｓの電圧レベルに応じて、検出信号ＳＬＩＶＥを所定期
間活性化することができる。
ば３．３Ｖの場合には、モード設定信号／ＭＯＤ２．５
をＨレベルに設定し、このノードＮＤ３２を、ＭＯＳト
ランジスタＮＱ１４およびＮＱ１６により放電する。こ
れにより、外部電源電圧ＥＸＶＤＤがたとえば３．３Ｖ
と高い電圧レベルであっても、高速でノードＮＤ３２を
放電することができ、電源電圧ＥＸＶＤＤの電圧レベル
にかかわらず、ほぼ同じパルス幅の、検出信号ＳＬＩＶ
Ｅを生成することができる。この結果、外部電源電圧Ｅ
ＸＶＤＤの電圧レベルにかかわらず、基準電圧Ｖｒｅｆ
ｓの電圧レベルに応じて、検出信号ＳＬＩＶＥを所定期
間活性化することができる。
【０２１６】以上のように、この発明の実施の形態９に
従えば、基準電圧が所定電圧レベルに到達したかを検出
する検出回路において、ラッチノードの放電トランジス
タのサイズ（チャネル長とチャネル幅の比）を外部電源
電圧の電圧レベルに応じて変更しており、外部電源電圧
の電圧レベルにかかわらず、ほぼ同じ活性化期間を有す
る検出信号ＳＬＩＶＥを生成することができる。
従えば、基準電圧が所定電圧レベルに到達したかを検出
する検出回路において、ラッチノードの放電トランジス
タのサイズ（チャネル長とチャネル幅の比）を外部電源
電圧の電圧レベルに応じて変更しており、外部電源電圧
の電圧レベルにかかわらず、ほぼ同じ活性化期間を有す
る検出信号ＳＬＩＶＥを生成することができる。
【０２１７】なお、図２０に示す構成においては、外部
電源電圧ＥＸＶＤＤが２．５Ｖのときと外部電源電圧Ｅ
ＸＶＤＤが３．３Ｖのときに、ノードＮＤ３２の駆動ト
ランジスタのサイズが、１対２に設定されている。しか
しながら、この駆動力の比は、１対２の整数比ではな
く、たとえば１対１．５のように設定されてもよい。例
えば、単位トランジスタを２個、ＭＯＳトランジスタＮ
Ｑ１４を構成するために用い、ＭＯＳトランジスタＮＱ
１４を３個の単位トランジスタで構成する。これによ
り、駆動力の比２対３を実現することができる。
電源電圧ＥＸＶＤＤが２．５Ｖのときと外部電源電圧Ｅ
ＸＶＤＤが３．３Ｖのときに、ノードＮＤ３２の駆動ト
ランジスタのサイズが、１対２に設定されている。しか
しながら、この駆動力の比は、１対２の整数比ではな
く、たとえば１対１．５のように設定されてもよい。例
えば、単位トランジスタを２個、ＭＯＳトランジスタＮ
Ｑ１４を構成するために用い、ＭＯＳトランジスタＮＱ
１４を３個の単位トランジスタで構成する。これによ
り、駆動力の比２対３を実現することができる。
【０２１８】以上のように、この発明の実施の形態９に
従えば、外部電源電圧の電圧レベルに応じて安定化検出
信号を生成するラッチ回路のラッチノードの駆動力を変
更しており、外部電源電圧の電圧レベルにかかわらず、
所定の時間幅の検出信号を生成して、所定の期間、基準
電圧を発生するアナログバッファの動作電流を増大させ
ることができる。
従えば、外部電源電圧の電圧レベルに応じて安定化検出
信号を生成するラッチ回路のラッチノードの駆動力を変
更しており、外部電源電圧の電圧レベルにかかわらず、
所定の時間幅の検出信号を生成して、所定の期間、基準
電圧を発生するアナログバッファの動作電流を増大させ
ることができる。
【０２１９】なお、上述の実施の形態１から９において
は、半導体記憶装置の内部電源電圧を安定に発生するた
めの構成について説明している。半導体記憶装置として
は、外部電源電圧から複数種類の内部電圧を生成し、か
つ特定動作モード時所定の内部電圧の生成を停止する動
作モードを有する半導体記憶装置であれば本発明は適用
可能である。
は、半導体記憶装置の内部電源電圧を安定に発生するた
めの構成について説明している。半導体記憶装置として
は、外部電源電圧から複数種類の内部電圧を生成し、か
つ特定動作モード時所定の内部電圧の生成を停止する動
作モードを有する半導体記憶装置であれば本発明は適用
可能である。
【０２２０】
【発明の効果】以上のように、この発明に従えば、ディ
ープパワーダウンモードを有する半導体装置において、
内部電圧立上げ時において確実にかつ高速で内部電圧を
発生することができる。
ープパワーダウンモードを有する半導体装置において、
内部電圧立上げ時において確実にかつ高速で内部電圧を
発生することができる。
【０２２１】すなわち、第２の電源制御信号に従って第
１の電源電圧を発生する電源回路に対し、この第２の電
源制御信号を発生するレベル変換回路の出力信号を、初
期化回路により第２の電源電圧投入時、所定電圧レベル
に設定しており、第２の電源電圧投入時においても確実
に、第２の電源制御信号を所定電圧レベルに初期化する
ことができ、第１の電源電圧を安定に発生することがで
きる。
１の電源電圧を発生する電源回路に対し、この第２の電
源制御信号を発生するレベル変換回路の出力信号を、初
期化回路により第２の電源電圧投入時、所定電圧レベル
に設定しており、第２の電源電圧投入時においても確実
に、第２の電源制御信号を所定電圧レベルに初期化する
ことができ、第１の電源電圧を安定に発生することがで
きる。
【０２２２】この初期化回路として、レベル変換回路の
出力ノードに接続される容量素子を用いることにより、
容易に、電源投入時の不安定な状態時においても確実に
容量結合により、所定の電圧レベルにこのレベル変換回
路の出力ノードを設定することができる。
出力ノードに接続される容量素子を用いることにより、
容易に、電源投入時の不安定な状態時においても確実に
容量結合により、所定の電圧レベルにこのレベル変換回
路の出力ノードを設定することができる。
【０２２３】また、この初期化回路を、第２の電源電圧
を動作電源電圧として受けて、レベル変換回路の出力ノ
ードの電圧をラッチしかつ転送する回路で構成すること
により、確実に、レベル変換回路の出力ノードを容易に
所定電圧レベルに初期設定することができる。
を動作電源電圧として受けて、レベル変換回路の出力ノ
ードの電圧をラッチしかつ転送する回路で構成すること
により、確実に、レベル変換回路の出力ノードを容易に
所定電圧レベルに初期設定することができる。
【０２２４】また、この初期化回路として、第２の電源
電圧の投入を検出する電源投入検出回路と、この電源投
入検出回路の出力信号とレベル変換回路の出力信号とに
従って第２の電源制御信号を生成する論理回路とで構成
することにより、仮にレベル変換回路の出力ノードの電
圧レベルが不定状態となっても、確実に、電源投入検出
信号により、第２の電流制御信号を初期状態に設定する
ことができ、確実に、電源回路において第１の電源電圧
を生成することができる。
電圧の投入を検出する電源投入検出回路と、この電源投
入検出回路の出力信号とレベル変換回路の出力信号とに
従って第２の電源制御信号を生成する論理回路とで構成
することにより、仮にレベル変換回路の出力ノードの電
圧レベルが不定状態となっても、確実に、電源投入検出
信号により、第２の電流制御信号を初期状態に設定する
ことができ、確実に、電源回路において第１の電源電圧
を生成することができる。
【０２２５】また、電源制御信号のレベル変換を行なう
レベル変換回路の出力信号をバッファ処理するバッファ
回路により、第１の電源電圧を供給する電源ノードを第
２の電源電圧を伝達する電源線に電気的に結合すること
により、レベル変換回路の内部ノードの電圧の不定状態
により、動作制御信号が不安定な場合には、その不安定
な状態に従って、バッファ制御信号を生成して、第２の
電源電圧として第１の電源電圧を供給することができ
る。これにより、この第１の電源電圧に従って内部回路
が動作制御信号を生成することができ、応じて、このレ
ベル変換回路の不定状態を、容易に解除して、安定に内
部電源電圧を生成することができる。
レベル変換回路の出力信号をバッファ処理するバッファ
回路により、第１の電源電圧を供給する電源ノードを第
２の電源電圧を伝達する電源線に電気的に結合すること
により、レベル変換回路の内部ノードの電圧の不定状態
により、動作制御信号が不安定な場合には、その不安定
な状態に従って、バッファ制御信号を生成して、第２の
電源電圧として第１の電源電圧を供給することができ
る。これにより、この第１の電源電圧に従って内部回路
が動作制御信号を生成することができ、応じて、このレ
ベル変換回路の不定状態を、容易に解除して、安定に内
部電源電圧を生成することができる。
【０２２６】このスイッチ回路としてＰチャネルの絶縁
ゲート型電界効果トランジスタを用いることにより、レ
ベル変換回路の内部ノードの電圧レベルが浮上がった場
合でも、論理回路により、その浮上がった電圧を反転し
て、スイッチトランジスタを導通状態として、第１の電
源電圧を第２の電源電圧伝達線に伝達することができ
る。
ゲート型電界効果トランジスタを用いることにより、レ
ベル変換回路の内部ノードの電圧レベルが浮上がった場
合でも、論理回路により、その浮上がった電圧を反転し
て、スイッチトランジスタを導通状態として、第１の電
源電圧を第２の電源電圧伝達線に伝達することができ
る。
【０２２７】また、内部電圧発生回路において、レベル
変換回路からの特定の動作制御信号に従って基準電圧を
生成する基準電圧発生回路を選択的に活性化することに
より、容易に、この特定の動作制御信号に従って内部電
圧の発生を停止させることができる。また、この内部電
圧発生動作停止時においては、スイッチ回路により、第
１の電源電圧を第２の電源電圧伝達線に伝達することに
より、内部回路を動作させることができ、応じて。特定
動作制御信号を初期化して、内部電圧発生を行うことが
できる。
変換回路からの特定の動作制御信号に従って基準電圧を
生成する基準電圧発生回路を選択的に活性化することに
より、容易に、この特定の動作制御信号に従って内部電
圧の発生を停止させることができる。また、この内部電
圧発生動作停止時においては、スイッチ回路により、第
１の電源電圧を第２の電源電圧伝達線に伝達することに
より、内部回路を動作させることができ、応じて。特定
動作制御信号を初期化して、内部電圧発生を行うことが
できる。
【０２２８】また、内部電圧発生回路の活性／非活性を
制御する動作制御信号をレベル変換するレベル変換回路
の出力信号と独立に、第１の内部電源回路を動作させて
内部電源電圧を生成して第１の内部回路を動作させて、
特定動作制御信号を初期化することにより、レベル変換
回路の出力ノードの電圧レベルが不定状態となり、特定
の動作制御信号が活性状態となる状態に設定されても、
第１の内部電源回路をこのレベル変換された特定動作制
御信号とは独立に動作させることにより、第１の内部回
路に対する電源電圧を生成して第１の内部回路を動作さ
せて特定動作制御信号を初期設定して、レベル変換回路
の出力信号の不定状態を解放することができる。これに
より、他の内部電源電圧発生回路を確実に動作させて、
内部電圧を生成することができる。
制御する動作制御信号をレベル変換するレベル変換回路
の出力信号と独立に、第１の内部電源回路を動作させて
内部電源電圧を生成して第１の内部回路を動作させて、
特定動作制御信号を初期化することにより、レベル変換
回路の出力ノードの電圧レベルが不定状態となり、特定
の動作制御信号が活性状態となる状態に設定されても、
第１の内部電源回路をこのレベル変換された特定動作制
御信号とは独立に動作させることにより、第１の内部回
路に対する電源電圧を生成して第１の内部回路を動作さ
せて特定動作制御信号を初期設定して、レベル変換回路
の出力信号の不定状態を解放することができる。これに
より、他の内部電源電圧発生回路を確実に動作させて、
内部電圧を生成することができる。
【０２２９】この特定の動作制御信号と独立に動作する
第１の内部電源回路を、スタンバイ状態時において少な
くとも動作して第１の電源電圧から第２の電源電圧を生
成する回路で構成することにより、不必要に、電源投入
時に、電流が消費されるのを防止することができる。
第１の内部電源回路を、スタンバイ状態時において少な
くとも動作して第１の電源電圧から第２の電源電圧を生
成する回路で構成することにより、不必要に、電源投入
時に、電流が消費されるのを防止することができる。
【０２３０】また、この第１の内部電源回路を、活性化
時、定電流源からの定電流に従って基準電圧を生成する
基準電圧生成回路の出力ノードを、レベル変換回路の出
力する特定動作制御信号に従って定電流源の活性化と相
補的に、第１の電源電圧供給ノードに結合するととも
に、この基準電圧出力ノードの電圧と内部電源線との電
圧に従って内部電源線上に電流を供給して第２の電源電
圧を生成する様に構成することにより、容易に、この特
定動作制御信号が活性化されたときに、第１の電源電圧
に従って第２の電源電圧を生成し、応じて高速で、第１
の内部回路へ動作電源電圧を供給して、第１の内部回路
を初期設定して、動作制御信号を非活性化することがで
きる。
時、定電流源からの定電流に従って基準電圧を生成する
基準電圧生成回路の出力ノードを、レベル変換回路の出
力する特定動作制御信号に従って定電流源の活性化と相
補的に、第１の電源電圧供給ノードに結合するととも
に、この基準電圧出力ノードの電圧と内部電源線との電
圧に従って内部電源線上に電流を供給して第２の電源電
圧を生成する様に構成することにより、容易に、この特
定動作制御信号が活性化されたときに、第１の電源電圧
に従って第２の電源電圧を生成し、応じて高速で、第１
の内部回路へ動作電源電圧を供給して、第１の内部回路
を初期設定して、動作制御信号を非活性化することがで
きる。
【０２３１】この基準電圧出力ノードを第１の電源電圧
を伝達する電源線に結合するスイッチ回路として、レベ
ル変換回路の出力する特定動作制御信号に従って選択的
に導通するＮチャネルＭＯＳトランジスタで構成するこ
とにより、この基準電圧を、第１の電源電圧からこのＭ
ＯＳトランジスタのしきい値電圧だけ低い電圧に設定す
ることができ、必要以上に高い電圧が、内部回路に伝達
されるのを防止することができる。
を伝達する電源線に結合するスイッチ回路として、レベ
ル変換回路の出力する特定動作制御信号に従って選択的
に導通するＮチャネルＭＯＳトランジスタで構成するこ
とにより、この基準電圧を、第１の電源電圧からこのＭ
ＯＳトランジスタのしきい値電圧だけ低い電圧に設定す
ることができ、必要以上に高い電圧が、内部回路に伝達
されるのを防止することができる。
【０２３２】また、これに代えて、このスイッチ回路と
して、レベル変換回路の出力信号に応答するＰチャネル
ＭＯＳトランジスタを利用することにより、そのしきい
値電圧損失を伴うことなく、基準電圧レベルを、第１の
電源電圧レベルに設定することができ、高速で、第２の
電源電圧を上昇させて、内部回路に対する動作制御信号
を生成して第１の内部回路を初期設定することができ
る。
して、レベル変換回路の出力信号に応答するＰチャネル
ＭＯＳトランジスタを利用することにより、そのしきい
値電圧損失を伴うことなく、基準電圧レベルを、第１の
電源電圧レベルに設定することができ、高速で、第２の
電源電圧を上昇させて、内部回路に対する動作制御信号
を生成して第１の内部回路を初期設定することができ
る。
【０２３３】また、第１および第２のモードを指定する
モード指示信号とレベル変換回路の出力信号とに従って
有効動作制御信号を生成し、この有効動作制御信号に従
って選択的に内部電源回路の生成する電源電圧レベルを
変更することにより、このレベル変換回路の出力信号が
不定状態となった場合においても、このモード指示信号
に従って有効動作制御信号を非活性状態に保持すること
により、レベル変換回路の出力信号と独立に、内部電源
回路を動作させることができ、レベル変換回路が電源投
入時不定状態となっても、その影響を受けることなく正
確に、内部電源電圧を生成することができる。
モード指示信号とレベル変換回路の出力信号とに従って
有効動作制御信号を生成し、この有効動作制御信号に従
って選択的に内部電源回路の生成する電源電圧レベルを
変更することにより、このレベル変換回路の出力信号が
不定状態となった場合においても、このモード指示信号
に従って有効動作制御信号を非活性状態に保持すること
により、レベル変換回路の出力信号と独立に、内部電源
回路を動作させることができ、レベル変換回路が電源投
入時不定状態となっても、その影響を受けることなく正
確に、内部電源電圧を生成することができる。
【０２３４】また、第１のモードのときには、レベル変
換回路の出力信号に従って有効動作制御信号を選択的に
活性化し、このモード指示信号が第２のモードを指定す
るときには、レベル変換回路の出力信号の論理レベルに
かかわらず内部電源回路を常時活性状態とすることによ
り、第２のモード時においては、たとえレベル変換回路
が不定状態となっても安定に内部電源回路を生成するこ
とができる。また、第１のモード時においては、第１の
電源電圧から第２の電源電圧を生成しており、たとえレ
ベル変換回路が不定状態となっても、内部電源回路は、
正確に、所望の電圧レベルの内部電源電圧を生成でき、
応じて、内部回路を動作させてレベル変換回路を初期設
定することができる。
換回路の出力信号に従って有効動作制御信号を選択的に
活性化し、このモード指示信号が第２のモードを指定す
るときには、レベル変換回路の出力信号の論理レベルに
かかわらず内部電源回路を常時活性状態とすることによ
り、第２のモード時においては、たとえレベル変換回路
が不定状態となっても安定に内部電源回路を生成するこ
とができる。また、第１のモード時においては、第１の
電源電圧から第２の電源電圧を生成しており、たとえレ
ベル変換回路が不定状態となっても、内部電源回路は、
正確に、所望の電圧レベルの内部電源電圧を生成でき、
応じて、内部回路を動作させてレベル変換回路を初期設
定することができる。
【０２３５】また、動作モード指示信号の活性化時、第
１の基準電圧発生回路の出力ノードの電圧を所定電圧レ
ベルに固定し、この動作モード指示信号の非活性化時、
この第１の基準電圧とこれに対応する第１の参照電圧と
に従ってこの第１の基準電圧レベルを検出し、このレベ
ル検出信号に従って電源制御信号を生成し、この電源制
御信号に従って各基準電圧発生回路の電流駆動力を増大
させることにより、内部電源発生時、正確に、第１の基
準電圧が所定電圧レベルに到達するまで、これらの基準
電圧発生回路の電流駆動力を増大させることができ、高
速で内部電圧を安定状態へ駆動することができる。
１の基準電圧発生回路の出力ノードの電圧を所定電圧レ
ベルに固定し、この動作モード指示信号の非活性化時、
この第１の基準電圧とこれに対応する第１の参照電圧と
に従ってこの第１の基準電圧レベルを検出し、このレベ
ル検出信号に従って電源制御信号を生成し、この電源制
御信号に従って各基準電圧発生回路の電流駆動力を増大
させることにより、内部電源発生時、正確に、第１の基
準電圧が所定電圧レベルに到達するまで、これらの基準
電圧発生回路の電流駆動力を増大させることができ、高
速で内部電圧を安定状態へ駆動することができる。
【０２３６】また、基準電圧レベル検出回路を、第１の
参照電圧を動作電源電圧として受け、第１の基準電圧入
力信号として受けるインバータと、このインバータの入
出力信号に従ってそのラッチノードの状態が変化するラ
ッチ回路と、このラッチ回路の出力信号をバッファ処理
するバッファ回路とで構成することにより、確実に、こ
の基準電圧が所定電圧レベルに到達したかを検出するこ
とができる。
参照電圧を動作電源電圧として受け、第１の基準電圧入
力信号として受けるインバータと、このインバータの入
出力信号に従ってそのラッチノードの状態が変化するラ
ッチ回路と、このラッチ回路の出力信号をバッファ処理
するバッファ回路とで構成することにより、確実に、こ
の基準電圧が所定電圧レベルに到達したかを検出するこ
とができる。
【０２３７】また、この基準電圧レベル検出回路の出力
信号を、ラッチするラッチ回路を設けることにより、基
準電圧レベル検出結果に従って高速でラッチ回路の出力
信号を変化させることができ、また、このラッチ回路の
ラッチ状態において、貫通電流が生じるのを防止するこ
とができ、消費電流を低減することができる。
信号を、ラッチするラッチ回路を設けることにより、基
準電圧レベル検出結果に従って高速でラッチ回路の出力
信号を変化させることができ、また、このラッチ回路の
ラッチ状態において、貫通電流が生じるのを防止するこ
とができ、消費電流を低減することができる。
【０２３８】また、この基準電圧レベル検出回路を、第
１の参照電圧を動作電源電圧として受け第１の基準電圧
は入力信号として受けるインバータと、このインバータ
の入出力信号に従ってラッチ回路のラッチノードの電圧
を相補的に設定する第１および第２の電圧設定素子と、
このラッチ回路の第２のラッチ回路の出力信号をバッフ
ァ処理するバッファ回路とで構成することにより、正確
にかつ高速で、基準電圧と参照電圧との関係に従って基
準電圧レベルが所定電圧レベルに到達したかを検出する
ことができ、正確な基準電圧レベルの検出を行なうこと
ができる。また、インバータの相補な入出力信号で、ラ
ッチ回路の相補ラッチノードを駆動することにより、高
速で、このインバータの入出力信号に従ってラッチ回路
のラッチ状態を設定でき、インバータの入出力信号に従
って高速で基準電圧の電圧レベルの検出を行なうことが
できる。
１の参照電圧を動作電源電圧として受け第１の基準電圧
は入力信号として受けるインバータと、このインバータ
の入出力信号に従ってラッチ回路のラッチノードの電圧
を相補的に設定する第１および第２の電圧設定素子と、
このラッチ回路の第２のラッチ回路の出力信号をバッフ
ァ処理するバッファ回路とで構成することにより、正確
にかつ高速で、基準電圧と参照電圧との関係に従って基
準電圧レベルが所定電圧レベルに到達したかを検出する
ことができ、正確な基準電圧レベルの検出を行なうこと
ができる。また、インバータの相補な入出力信号で、ラ
ッチ回路の相補ラッチノードを駆動することにより、高
速で、このインバータの入出力信号に従ってラッチ回路
のラッチ状態を設定でき、インバータの入出力信号に従
って高速で基準電圧の電圧レベルの検出を行なうことが
できる。
【０２３９】また、この基準電圧レベル検出回路におい
て、ラッチ回路のラッチノードの電圧レベルをインバー
タの出力信号に従って設定する第１の電圧発生素子の電
圧設定動作を、動作モード指示信号に従って禁止するこ
とにより、ラッチ回路を動作モード指示信号の活性状態
の間ラッチ状態に維持することができ、このラッチ回路
から第１の電圧設定素子を介して流れる貫通電流を防止
することができ、この動作モード指示信号が設定する動
作モード時における消費電流を低減することができる。
て、ラッチ回路のラッチノードの電圧レベルをインバー
タの出力信号に従って設定する第１の電圧発生素子の電
圧設定動作を、動作モード指示信号に従って禁止するこ
とにより、ラッチ回路を動作モード指示信号の活性状態
の間ラッチ状態に維持することができ、このラッチ回路
から第１の電圧設定素子を介して流れる貫通電流を防止
することができ、この動作モード指示信号が設定する動
作モード時における消費電流を低減することができる。
【０２４０】また、ラッチ回路の出力ノードの電圧をイ
ンバータの入力信号に従って設定する第２の電圧設定素
子を、その電流駆動力が、第１の電源電圧のレベルに従
って変更されるトランジスタで構成することにより、第
１の電源電圧のレベルが変更される場合においても、正
確に、バッファ回路の出力信号の活性期間を実質的に一
定値に設定することができる。
ンバータの入力信号に従って設定する第２の電圧設定素
子を、その電流駆動力が、第１の電源電圧のレベルに従
って変更されるトランジスタで構成することにより、第
１の電源電圧のレベルが変更される場合においても、正
確に、バッファ回路の出力信号の活性期間を実質的に一
定値に設定することができる。
【図１】 この発明の実施の形態１に従うパワーカット
イネーブル信号発生部の構成を示す図である。
イネーブル信号発生部の構成を示す図である。
【図２】 図１に示す回路の動作を示す信号波形図であ
る。
る。
【図３】 この発明の実施の形態２に従う内部電圧発生
回路の要部の構成を概略的に示す図である。
回路の要部の構成を概略的に示す図である。
【図４】 図３に示す回路の動作を示す信号波形図であ
る。
る。
【図５】 この発明の実施の形態３に従う内部電圧発生
回路の構成を概略的に示す図である。
回路の構成を概略的に示す図である。
【図６】 この発明の実施の形態３の変更例の構成を概
略的に示す図である。
略的に示す図である。
【図７】 この発明の実施の形態４に従う内部電圧発生
回路の構成を概略的に示す図である。
回路の構成を概略的に示す図である。
【図８】 この発明の実施の形態４の変更例を概略的に
示す図である。
示す図である。
【図９】 この発明の実施の形態５に従うパワーカット
イネーブル信号発生部の構成を概略的に示す図である。
イネーブル信号発生部の構成を概略的に示す図である。
【図１０】 図９に示す回路の動作を示す信号波形図で
ある。
ある。
【図１１】 この発明の実施の形態６に従う内部電圧発
生回路の構成を概略的に示す図である。
生回路の構成を概略的に示す図である。
【図１２】 図１１に示すモード設定回路の構成の一例
を示す図である。
を示す図である。
【図１３】 図１１に示す周辺電源回路内のスタンバイ
電源回路の構成の一例を示す図である。
電源回路の構成の一例を示す図である。
【図１４】 この発明の実施の形態７に従う内部電圧発
生回路の構成を概略的に示す図である。
生回路の構成を概略的に示す図である。
【図１５】 図１４に示す基準電圧発生回路の構成の一
例を示す図である。
例を示す図である。
【図１６】 図１４に示す安定化検出回路の構成の一例
を示す図である。
を示す図である。
【図１７】 図１６に示す安定化検出回路の動作を示す
信号波形図である。
信号波形図である。
【図１８】 この発明の実施の形態８に従う安定化検出
回路の構成を示す図である。
回路の構成を示す図である。
【図１９】 図１８に示す安定化検出回路の動作を示す
信号波形図である。
信号波形図である。
【図２０】 この発明の実施の形態９に従う安定化検出
回路の構成を示す図である。
回路の構成を示す図である。
【図２１】 従来の半導体記憶装置のアレイ部の構成を
概略的に示す図である。
概略的に示す図である。
【図２２】 従来の半導体記憶装置の全体の構成を概略
的に示す図である。
的に示す図である。
【図２３】 図２２に示す内部電圧発生回路の構成を概
略的に示す図である。
略的に示す図である。
【図２４】 図２３に示す周辺電源回路の構成の一例を
示す図である。
示す図である。
【図２５】 従来の電源制御部の構成を概略的に示す図
である。
である。
【図２６】 図２５に示すレベル変換回路の構成の一例
を示す図である。
を示す図である。
【図２７】 図２６に示すレベル変換回路の動作を示す
信号波形図である。
信号波形図である。
【図２８】 図２６に示すレベル変換回路の動作を示す
信号波形図である。
信号波形図である。
【図２９】 図２３に示す周辺電源電圧用の基準電圧発
生回路の構成を示す図である。
生回路の構成を示す図である。
【図３０】 図２３に示す他の基準電圧発生回路の構成
を示す図である。
を示す図である。
【図３１】 図２９および３０に示す電源投入検出信号
を生成する部分の構成を概略的に示す図である。
を生成する部分の構成を概略的に示す図である。
１，２ 容量素子、３ インバータ、４ ＭＯＳトラン
ジスタ、５ ＮＯＲゲート、１５ インバータ、１７
ＭＯＳトランジスタ、２０ ＤＰＤ電源回路、２４ Ｄ
ＰＤ制御回路、２２ 周辺電源回路、２２ａ スタンバ
イ電源回路、２２ｂ アクティブ電源回路、３２ イン
バータ、３４ ＭＯＳトランジスタ、４０ 電源投入検
出回路、４２ ＡＮＤ回路、５０ モード設定回路、５
２ ＡＮＤ回路、６７，６９ ＭＯＳトランジスタ、６
８ インバータ、７０ メタル配線、７５ ＭＯＳトラ
ンジスタ、８０ 安定化検出回路、１０２ 参照電圧発
生回路、１０４ アナログバッファ、８０ａ インバー
タ、８０ｂ ラッチ回路、８０ｃ インバータ、８０ｄ
ゲート回路、８０ｅ インバータ、ＮＱ１０−ＮＱ１
７ ＭＯＳトランジスタ、ＰＱ１０−ＰＱ１２ Ｐチャ
ネルＭＯＳトランジスタ、９００ 内部電圧発生回路、
９０４ 制御回路、９５０ 定電流源、９５１，９５
２，９５３ 基準電圧発生回路、９５４ 負電圧発生回
路、９５５ 高電圧発生回路、９５６ 周辺電源回路、
９５６ａ アクティブ電源回路、９５６ｂ スタンバイ
電源回路、９５７ アレイ電源回路、９５７ａ アクテ
ィブ電源回路、９５７ｂ スタンバイ電流回路、９５８
セルプレート電圧発生回路、９５９ プリチャージ電
圧発生回路、９６０ レベル変換回路。
ジスタ、５ ＮＯＲゲート、１５ インバータ、１７
ＭＯＳトランジスタ、２０ ＤＰＤ電源回路、２４ Ｄ
ＰＤ制御回路、２２ 周辺電源回路、２２ａ スタンバ
イ電源回路、２２ｂ アクティブ電源回路、３２ イン
バータ、３４ ＭＯＳトランジスタ、４０ 電源投入検
出回路、４２ ＡＮＤ回路、５０ モード設定回路、５
２ ＡＮＤ回路、６７，６９ ＭＯＳトランジスタ、６
８ インバータ、７０ メタル配線、７５ ＭＯＳトラ
ンジスタ、８０ 安定化検出回路、１０２ 参照電圧発
生回路、１０４ アナログバッファ、８０ａ インバー
タ、８０ｂ ラッチ回路、８０ｃ インバータ、８０ｄ
ゲート回路、８０ｅ インバータ、ＮＱ１０−ＮＱ１
７ ＭＯＳトランジスタ、ＰＱ１０−ＰＱ１２ Ｐチャ
ネルＭＯＳトランジスタ、９００ 内部電圧発生回路、
９０４ 制御回路、９５０ 定電流源、９５１，９５
２，９５３ 基準電圧発生回路、９５４ 負電圧発生回
路、９５５ 高電圧発生回路、９５６ 周辺電源回路、
９５６ａ アクティブ電源回路、９５６ｂ スタンバイ
電源回路、９５７ アレイ電源回路、９５７ａ アクテ
ィブ電源回路、９５７ｂ スタンバイ電流回路、９５８
セルプレート電圧発生回路、９５９ プリチャージ電
圧発生回路、９６０ レベル変換回路。
フロントページの続き
(72)発明者 松本 淳子
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
(72)発明者 田 増成
兵庫県伊丹市荻野１丁目132番地 大王電
機株式会社内
Ｆターム(参考） 5H420 NA12 NA16 NB02 NB25 NB27
NE26
5J056 AA00 BB06 CC04 DD28 DD52
FF08 GG09 KK01
5M024 AA14 AA20 AA40 AA50 BB29
BB32 BB37 BB40 FF07 FF20
FF22 FF23 FF30 GG12 JJ52
PP01 PP02 PP03 PP07
Claims (20)
- 【請求項１】 第１の電源電圧を動作電源電圧として受
け、動作モード指示に従って第１の電源制御信号を生成
する制御回路、 前記第１の電源制御信号を第２の電源電圧レベルの振幅
の第２の電源制御信号に変換して出力するためのレベル
変換回路、 前記レベル変換回路の出力信号を前記第２の電源電圧投
入時に所定の電圧レベルに設定するための初期化回路、
および前記第２の電源制御信号に従って選択的に活性化
され、活性化時、前記第２の電源電圧から前記第１の電
源電圧を生成する電源回路を備える、半導体装置。 - 【請求項２】 前記レベル変換回路は相補信号を生成す
る第１および第２の出力ノードを有し、 前記初期化回路は、 前記レベル変換回路の前記第１の出力ノードと前記第２
の電源電圧を供給する電源ノードとの間に接続される第
１の容量素子と前期第２の出力ノードと前記第２の電源
電圧と極性の異なる電圧を供給する参照ノードとの間に
接続される第２の容量素子の少なくとも一方を備える、
請求項１記載の半導体装置。 - 【請求項３】 前記初期化回路は、 前記第２の電源電圧を動作電源電圧として受け、前記レ
ベル変換回路の出力ノードの電圧をラッチしかつ転送す
るラッチ回路を備える、請求項１記載の半導体装置。 - 【請求項４】 前記初期化回路は、 前記第２の電源電圧の投入を検出する電源投入検出回路
と、 前記電源投入検出回路の出力信号と前記レベル変換回路
の出力信号とを受けて前記第２の電源制御信号を生成す
る論理回路を備える、請求項１記載の半導体装置。 - 【請求項５】 第１の電源電圧を受け、前記第１の電源
電圧から第２の電源電圧を生成する内部電圧発生回路、 前記第２の電源電圧を動作電源電圧として受け、外部か
らの動作モード指示に従って内部動作制御信号を生成す
る内部回路、 前記内部回路からの所定の内部動作制御信号の振幅を前
記第１の電源電圧レベルの振幅に変換して特定動作制御
信号を生成するレベル変換回路、 前記第１の電源電圧を動作電源電圧として受け、前記特
定動作制御信号に論理処理を施してバッファ制御信号を
生成する論理回路、および前記論理回路の出力するバッ
ファ制御信号に従って、前記第２の電源電圧を伝達する
電源線を前記第１の電源電圧を供給する電源ノードに結
合するスイッチ回路を備える、半導体装置。 - 【請求項６】 前記スイッチ回路は、Ｐチャネルの絶縁
ゲート型電界効果トランジスタである、請求項５記載の
半導体装置。 - 【請求項７】 前記内部電圧発生回路は、 前記特定動作制御信号に応答して選択的に活性化され、
活性化時、前記第１の電源電圧から所定の電圧レベルの
基準電圧を生成する基準電圧発生回路と、 前記基準電圧と前記第２の電源電圧とを比較し、該比較
結果に従って前記第１の電源電圧を供給する電源ノード
から前記第２の電源電圧を伝達する電源線との間に電流
を流す内部電源回路とを備える、請求項５記載の半導体
装置。 - 【請求項８】 第１の電源電圧から第２の電源電圧を生
成する第１の内部電源回路、 前記第２の電源電圧を動作電源電圧として受け、与えら
れた動作モード指示信号に従って動作制御信号を生成す
る第１の内部回路、 前記第１の電源電圧を動作電源電圧として受け、前記第
１の内部回路からの特定の動作制御信号を前記第１の電
源電圧レベルの振幅の信号に変換するレベル変換回路、
および前記レベル変換回路の出力信号に従って選択的に
活性化され、活性化時、前記第１の電源電圧から前記第
２の電源電圧と異なる内部電圧を生成する内部電圧発生
回路を備え、前記第１の内部電源回路は、前記レベル変
換回路の出力信号と独立に動作をする、半導体装置。 - 【請求項９】 前記第１の内部電源回路は、少なくとも
前記半導体装置のスタンバイ状態において動作して前記
第１の電源電圧から前記第２の電源電圧を生成する、請
求項８記載の半導体装置。 - 【請求項１０】 前記第１の内部電源回路は、 前記レベル変換回路の出力信号に従って選択的に活性化
され、活性化時、一定の電流を生成する定電流源と、 前記定電流源の生成する定電流を電圧に変換して基準電
圧を生成する電流／電圧変換回路と、 前記レベル変換回路の出力信号に従って前記定電流源と
相補的に活性化され、活性化時、前記電流／電圧変換回
路の出力ノードを前記第１の電源電圧を供給する電源ノ
ードに結合するスイッチ回路と、 前記電流／電圧変換回路の出力ノードの電圧と前記第２
の電源電圧を伝達する電源線の電圧とを比較し、該比較
結果に従って前記電源線と前記第１の電源電圧を供給す
る電源ノードとの間で電流を流す内部電源回路とを備え
る、請求項９記載の半導体装置。 - 【請求項１１】 前記スイッチ回路は、前記電源ノード
と前記電流／電圧変換回路の出力ノードとの間に接続さ
れ、そのゲートに前記レベル変換回路の出力信号を受け
るＮチャネル絶縁ゲート型電界効果トランジスタを備え
る、請求項１０記載の半導体装置。 - 【請求項１２】 前記スイッチ回路は、前記レベル変換
回路の出力信号に応答して選択的に導通し、導通時、前
記電源ノードと前記電流／電圧変換回路の出力ノードと
を電気的に接続するＰチャネル絶縁ゲート型電界効果ト
ランジスタを備える、請求項１０記載の半導体装置。 - 【請求項１３】 内部電源線の電圧を動作電源電圧とし
て受け、動作モード指示信号に従って内部動作制御信号
を生成する内部制御回路、 前記内部制御回路からの特定の動作指示信号を前記第１
の電源電圧レベルの振幅の信号に変換するレベル変換回
路、 前記レベル変換回路の出力信号と第１および第２のモー
ドの一方を指定するモード指示信号とに従って有効動作
制御信号を生成するモード制御回路、および前記モード
制御回路からの有効動作制御信号に応答して選択的に活
性化され、活性化時、前記第１のモードにおいては、前
記第１の電源電圧から第２の電源電圧を内部電源線上に
生成し、かつ前記第２のモード時においては、前記第１
の電源電圧に対応する電圧を前記内部電源線に生成する
内部電源回路を備える、半導体装置。 - 【請求項１４】 前記モード制御回路は、 前記モード指示信号が第１のモードを指定するときに
は、前記レベル変換回路の出力信号に従って前記有効動
作制御信号を選択的に活性化し、前記モード指示信号が
前記第２のモードを指定するときには、前記レベル変換
回路の出力信号に関わらず、前記内部電源回路を常時活
性状態とする論理レベルに前記有効動作制御信号を設定
する、請求項１３記載の半導体装置。 - 【請求項１５】 動作モード指示信号に応答して選択的
に活性化され、活性化時、第１の電源電圧から第１の参
照電圧を生成するための第１の参照電圧発生回路、 前記第１の電源電圧を動作電源電圧として受け、前記第
１の参照電圧に従って前記第１の参照電圧に対応する電
圧レベルの第１の基準電圧を生成する第１の基準電圧発
生回路、 前記動作モード指示信号に応答して選択的に活性化さ
れ、活性化時、前記第１の電源電圧から第２の参照電圧
を生成する第２の参照電圧発生回路、 前記第１の電源電圧を動作電源電圧として受け、前記第
２の参照電圧に従って前記第２の参照電圧に対応する電
圧レベルの第２の基準電圧を生成する第２の基準電圧発
生回路、 前記第１の参照電圧と前記第１の基準電圧とを電圧関係
に基いて前記第１の基準電圧が所定の電圧レベルに到達
したことを検出する基準電圧レベル検出回路、 前記基準電圧レベル検出回路の出力信号と動作モード指
示信号とに従って電源制御信号を生成する電源制御回
路、 前記第１の基準電圧発生回路に配置され、前記電源制御
信号に応答して、前記第１の基準電圧発生回路の電流駆
動力を増大させるための第１の補助回路、 前記第２の基準電圧発生回路に配置され、前記電源制御
信号に応答して、前記第２の基準電圧発生回路の電流駆
動力を増大させるための第２の補助回路、および前記動
作モード指示信号に応答して、前記第１の基準電圧発生
回路の出力ノードを所定電圧レベルに固定するための電
圧固定回路を備える、半導体装置。 - 【請求項１６】 前記基準電圧レベル検出回路は、 前記第１の参照電圧を動作電源電圧として受け、かつ前
記第１の基準電圧を入力信号として受けるインバータ回
路と、 ラッチノードを有し、前記インバータ回路の入出力信号
に従って前記ラッチノードの信号の論理レベルが変化す
るラッチ回路と、 前記ラッチ回路の出力信号をバッファ処理して出力する
バッファ回路を備える、請求項１５記載の半導体装置。 - 【請求項１７】 前記基準電圧レベル検出回路は、前記
動作モード指示信号に応答して、前記基準電圧レベル検
出回路の出力信号を保持するためのラッチ回路を備え
る、請求項１５記載の半導体装置。 - 【請求項１８】 前記基準電圧レベル検出回路は、 前記第１の参照電圧を動作電源電圧として受け、前記第
１の基準電圧を入力信号として受けるインバータ回路
と、 前記第１の電源電圧を動作電源電圧として受け、相補信
号を第１および第２のラッチノードに生成するラッチ回
路と、 前記インバータ回路の出力信号に従って、前記第１のラ
ッチノードを第１の電圧レベルに駆動するための第１の
電圧設定素子と、 前記第１の基準電圧に従って前記ラッチ回路の前記第２
のラッチノードの電圧を前記第１の電圧レベルに駆動す
るための第２の電圧設定素子と、 前記ラッチ回路の出力信号をバッファ処理して出力する
バッファ回路とを備える、請求項１５記載の半導体装
置。 - 【請求項１９】 前記基準電圧レベル検出回路は、さら
に、前記動作モード指示信号の活性化時、前記第１の電
圧設定素子の電圧設定動作を禁止する禁止回路を備え
る、請求項１８記載の半導体装置。 - 【請求項２０】 前記第２の電圧設定素子は、前記第１
の電源電圧のレベルに従って、その電流駆動力が変更さ
れるトランジスタ素子を備える、請求項１８または１９
記載の半導体装置。
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