JPH11297069A - 半導体装置及びデータ処理システム - Google Patents

Abstract

(57)【要約】 【課題】 電源投入直後に内部回路が安定状態に達して
いないときに生ずる誤動作の発生を防止する。 【解決手段】 電源投入時に立ち上げられる動作電源の
検出レベルが相違される第１の検出回路（４１）と第２
の検出回路（４２）を設け、先の検出タイミングに同期
して加速回路のような第１の回路（３０Ｃ）の動作を停
止させ、後の検出タイミングに同期して入力バッファの
ような第２の回路（２７）の動作不能を解除する。第１
の回路は電源投入直後から動作され、第１の回路による
加速動作等の動作が終了しても第２の回路は直に動作さ
れない。第２の回路は、第１の回路の動作を経て内部電
圧などが安定化されてから動作可能にされ、これによ
り、電源電源投入直後に内部回路が安定状態に達してい
ないときに生ずる誤動作の発生を防止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
電源投入時に動作電圧が所定のレベルに到達したかを検
出する回路、更にはその検出回路による検出結果を用い
た内部回路の動作活性化制御に関し、例えば高集積化の
ために動作電圧が低電圧化されたＤＲＡＭ（ダイナミッ
ク・ランダム・アクセス・メモリ）若しくはＳＤＲＡＭ
（シンクロナス・ダイナミック・ランダム・アクセス・
メモリ）などに適用して有効な技術に関するものであ
る。

【０００２】

【従来の技術】半導体装置に電源電圧が投入されたと
き、その電源電圧が一定電圧に到達するまで、内部回路
の動作は安定しない。例えば、半導体メモリでは電源電
圧投入の直後はチャージポンピング動作による基板バイ
アス電圧やワード線昇圧電圧などの内部電圧がまだ充分
立ち上がらず、チップ内部が安定状態に達していない。
このため、電源電圧が一定電圧に達するまでメモリ回路
の動作開始を遅らせることがラッチアップの防止のため
に必要になる。そこで、電源電圧が一定電圧に到達した
状態を電源電圧検出回路で検出した後に、半導体装置の
内部論理回路を活性化させ、レギュレータ回路及びチャ
ージポンプ回路などを定常動作させる。レギュレータ回
路は、外部電源電圧を降圧して内部動作電圧を形成し、
チャージポンプ回路は電源電圧以上の昇圧電圧ＶＰＰや
負の基板電圧ＶＢＢを形成する。

【０００３】前記電源電圧検出回路は、例えば、電源電
圧と接地電圧との間に配置された分圧回路と、シリコン
のバンドギャップ等を利用して一定の基準電圧を形成す
る基準電圧発生回路と、その基準電圧と前記分圧回路で
形成される分圧電圧とを比較する差動増幅回路とによっ
て構成することができる。電源電圧投入時、分圧電圧が
電源電圧の立ち上がりに比例してレベル上昇される。基
準電圧発生回路は、立ち上がり途上の電源電圧がある程
度上昇したところで、基準電圧を一定電圧に維持する。
差動増幅回路は前記分圧電圧が基準電圧以上にされる状
態を検出して出力を反転する。この差動増幅回路の出力
反転タイミングが、電源電圧が所定レベルに到達した状
態を示す。

【０００４】

【発明が解決しようとする課題】しかしながら、上記電
源電圧検出方式では、分圧回路や差動増幅回路に貫通電
流が流れ、消費電力が大きくなるという問題が有る。

【０００５】また、電源電圧検出回路による半導体装置
内部の制御には内部回路の機能の相違などが考慮されて
いなかった。例えば、外部電源電圧を降圧するレギュレ
ータ回路を有する場合、電源電圧投入時は当該レギュレ
ータ回路の出力ノードに電源電圧をＭＯＳトランジスタ
を通して接続してレギュレータ回路の出力の立ち上がり
を高速化する加速回路を採用することができる。前記レ
ギュレータ回路にそのような加速回路を採用したとき、
加速回路は、投入された電源電圧の立ち上がり初期の段
階だけ動作されるのが望ましい。また、ワード線昇圧電
源であるＶＰＰや基板電圧であるＶＢＢなどの電源発生
回路は、電源投入の初期段階では、発生電圧のレベルを
センスする定常動作ではなく、常時動作してすみやかに
所定の電圧レベルに到達することが望まれる。一方、外
部制御信号の入力バッファなどは電源電圧が所定レベル
（動作保証レベル）以上になった後に動作されなければ
ならない。このとき、加速回路及びバッファ回路の双方
を、電源電圧が所定レベル以上になったとき同時に動作
可能にすると、レギュレータの動作が安定化する前に外
部制御信号が受け付けられてしまうこともあり、これに
よってユーザーが意図しないモードレジスタ設定、テス
トモード設定などの誤動作を生ずる虞がある。

【０００６】また、投入された電源電圧の変化が速い場
合には電源電圧の立ち上がり速度に対して電源電圧検出
回路の内部動作の追従が遅れ、逆に電源電圧の立ち上が
り変化が遅い場合には電源電圧の立ち上がり速度に対し
て電源電圧検出回路の内部動作は良好に追従する。した
がって、電源電圧検出回路による出力反転が得られた時
の実際の電源電圧は電源電圧の立ち上がり速度によって
相違する。したがって、前記加速回路とバッファ回路を
動作可能にする場合には、電源電圧の立ち上がり速度の
ばらつきも考慮しなければならないことが本発明者によ
って明らかにされた。

【０００７】本発明の目的は、電源投入直後に内部回路
が安定状態に達していないときに動作して誤動作を生ず
る虞を未然に防止できる半導体装置を提供することにあ
る。

【０００８】本発明の別の目的は、投入された電源が一
定電圧に達する前は特定の内部回路の回路動作の開始を
遅らせ、また、電源投入当初より内部電圧発生回路の出
力立ち上がりを加速することができる半導体装置を提供
することにある。

【０００９】本発明の更に別の目的は、動作電源電圧検
出回路を低消費電力化することにある。

【００１０】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１２】すなわち、半導体装置（１）は、電源投入
時に立ち上げられる動作電源（ＶＤＤ）が第１のレベル
に到達するのを検出して第１の出力信号（ＰＵＰＢ１）
を反転させる第１の検出回路（４１）と、電源投入時に
立ち上げられる動作電源が前記第１のレベルよりも高い
第２のレベルに到達するのを検出して第２の出力信号
（ＰＵＰＢ２）を反転させる第２の検出回路（４２）
と、前記第１の出力信号の反転によって動作を停止する
第１の回路（３０Ｃ）と、前記第２の出力信号の反転に
よって動作を開始する第２の回路（２７）とを含む。動
作電源は外部電源電圧（ＶＤＤ）又は、内部動作電圧
（ＶＰＥＲＩ）であってよい。前記第１の回路は、内部
電圧を形成する電圧形成回路の出力に動作電源を接続し
て当該出力の立ち上がりを加速するスイッチ回路（ＭＮ
３１，ＭＮ３２）とすることができる。第２の回路は外
部制御信号などのバッファ回路とすることができる。第
１の回路は電源投入直後から動作され、第１の回路によ
る出力加速動作が終了しても第２の回路は直には動作許
可されない。第２の回路は、第１の回路の動作を経て内
部電圧などが安定化されてから動作可能状態にされ、こ
れにより、電源投入直後に内部回路が安定状態に達して
いないときに生ずる誤動作の発生を防止できる。しかも
そのようなタイミングのずれを予め確保することは、電
圧検出回路で検出結果が得られた時の実際の動作電圧が
当該動作電圧の立ち上がり速度によって相違される、と
いう事情に対しても誤動作防止の方向に作用する。

【００１３】前記第１の回路としてのスイッチ回路（３
０Ｃ）は、電源電圧に接続されその制御端子に前記第１
の出力信号を受けてスイッチ制御される第１のスイッチ
素子（ＭＮ３１）と、前記第１のスイッチ素子に直列接
続され前記制御端子に前記第１の出力信号を受けてスイ
ッチ制御される第２のスイッチ素子（ＭＮ３２）とによ
って構成することができる。前記電圧形成回路は、外部
電源電圧（ＶＤＤ）に基づいて第１の内部動作電圧（Ｖ
ＰＥＲＩ）を形成する第１の電圧形成回路（３０Ａ）
と、外部電源電圧に基づいて前記第１の内部動作電圧よ
りもレベルの低い第２の内部動作電圧（ＶＤＬ）を形成
する第２の電圧形成回路（３０Ｂ）とによって構成する
ことができる。前記第１のスイッチ素子と第２のスイッ
チ素子との接続点には前記第１の電圧形成回路の出力端
子が接続され、前記第２のスイッチ素子の直列接続端に
は前記第２の電圧形成回路の出力端子を接続する。

【００１４】前記第２の内部動作電圧はメモリセルアレ
イにおけるダイナミック型メモリセルの蓄積電極電源と
し、前記第１の内部動作電圧はメモリ周辺回路の動作電
源とすることができる。

【００１５】前記第１及び第２の検出回路のような検出
回路を比較的簡単に構成するには、回路の一対の動作電
源の間に直列配置された分圧回路（Ｚ１，Ｚ２）及び第
３のスイッチ素子（ＳＷ１）と、前記分圧回路の分圧点
に入力が接続されたインバータ（ＩＮＶ０）を有する出
力クランプ手段（４３）と、出力クランプ手段の入力と
前記一対の動作電源の内の何れか一方との間に配置され
た第１の容量素子（Ｃ１）と、前記クランプ手段の出力
に直列接続された少なくとも２個のインバータと、前段
のインバータ（ＩＮＶ３）の入力と前記一対の動作電源
の内の一方の動作電源（ＶＤＤ）との間に配置された第
２の容量素子（Ｃ２）と、次段インバータ（ＩＮＶ４）
の入力と前記一対の動作電源の内の他方の動作電源（Ｖ
ＳＳ）との間に配置された第３の容量素子（Ｃ３）とを
含み、電源投入時に動作電源が立ち上げられる時、第１
の容量素子はクランプ手段を非クランプ状態とするよう
に当該クランプ手段の入力を強制すると共に、前記第２
及び第３の容量素子は前記第３のスイッチ素子をオン状
態とするように終段インバータの出力を強制し、その
後、前記分圧点の分圧電圧がその分圧電圧を入力とする
インバータ（ＩＮＶ０）の論理閾値電圧を越えることに
よって当該インバータ（ＩＮＶ０）の出力を反転して前
記終段インバータ（ＩＮＶ４）の出力を反転させるよう
に構成することができる。

【００１６】

【発明の実施の形態】《ＳＤＲＡＭの概要》図１には本
発明に係る半導体装置の一例であるＳＤＲＡＭのブロッ
ク図が示される。同図に示されるＳＤＲＡＭ１は、特に
制限されないが、公知の半導体集積回路製造技術によっ
て単結晶シリコンのような一つの半導体基板に形成され
る。このＳＤＲＡＭ１は、バンクＡを構成するメモリア
レイ１０ＡとバンクＢを構成するメモリアレイ１０Ｂを
備える。夫々のメモリアレイ１０Ａ，１０Ｂは、マトリ
クス配置されたダイナミック型のメモリセルＭＣを備
え、図に従えば、同一列に配置されたメモリセルＭＣの
選択端子は列毎のワード線ＷＬに結合され、同一行に配
置されたメモリセルのデータ入出力端子は行毎に相補デ
ータ線ＢＬ，ＢＬｂに結合される。同図にはワード線と
相補データ線は一部だけが代表的に示されているが、実
際にはマトリクス状に多数配置されている。

【００１７】上記メモリアレイ１０Ａのワード線ＷＬは
ロウデコーダ１１Ａによるロウアドレス信号のデコード
結果に従って選ばれた１本がワードドライバ１２Ａによ
って選択レベルに駆動される。

【００１８】メモリアレイ１０Ａの相補データ線はセン
スアンプ及びカラム選択回路１３Ａに結合される。セン
スアンプ及びカラム選択回路１３Ａにおけるセンスアン
プは、メモリセルＭＣからのデータ読出しによって夫々
の相補データ線に現れる微小電位差を検出して増幅する
増幅回路である。それにおけるカラムスイッチ回路は、
相補データ線を各別に選択して相補共通データ線１４に
導通させるためのスイッチ回路である。カラムスイッチ
回路はカラムデコーダ１５Ａによるカラムアドレス信号
のデコード結果に従って選択動作される。メモリアレイ
１０Ｂ側にも同様にロウデコーダ１１Ｂ、ワードドライ
バ１２Ｂ、センスアンプ及びカラム選択回路１３Ｂ、そ
してカラムデコーダ１５Ｂが設けられている。上記相補
共通データ線１４はデータ入力バッファ１６の出力端子
及びデータ出力バッファ１７の入力端子に接続される。
データ入力バッファ１６の入力端子及びデータ出力バッ
ファ１７の出力端子は１６ビットのデータ入出力端子Ｉ
／Ｏ０〜Ｉ／Ｏ１５に接続される。

【００１９】アドレス入力端子Ａ０〜Ａ９から供給され
るロウアドレス信号とカラムアドレス信号はカラムアド
レスバッファ２０とロウアドレスバッファ２１にアドレ
スマルチプレクス形式で取り込まれる。供給されたアド
レス信号は夫々のバッファが保持する。ロウアドレスバ
ッファ２１は、リフレッシュ動作モードではリフレッシ
ュカウンタ２２から出力されるリフレッシュアドレス信
号をロウアドレス信号として取り込む。カラムアドレス
バッファ２０の出力はカラムアドレスカウンタ２３のプ
リセットデータとして供給され、カラムアドレスカウン
タ２３は後述のコマンドなどで指定される動作モードに
応じて、上記プリセットデータとしてのカラムアドレス
信号、又はそのカラムアドレス信号を順次インクリメン
トした値を、カラムデコーダ１５Ａ，１５Ｂに向けて出
力する。

【００２０】コントローラ２５は、特に制限されない
が、外部制御信号として、クロック信号ＣＬＫ、クロッ
クイネーブル信号ＣＫＥ、チップセレクト信号ＣＳｂ
（サフィックスｂはそれが付された信号がローイネーブ
ルの信号であることを意味する）、カラムアドレススト
ローブ信号ＣＡＳｂ、ロウアドレスストローブ信号ＲＡ
Ｓｂ、及びライトイネーブル信号ＷＥｂ、及びデータイ
ネーブル信号ＤＱＭＬ，ＤＱＭＵが制御信号バッファ２
７を介して入力される。更に、コントローラ２５には図
示を省略する信号経路を介してアドレス入力端子Ａ０〜
Ａ９から制御データが供給される。コントローラ２５
は、それら信号のレベルや変化のタイミングなどに基づ
いてＳＤＲＡＭの動作モード及び上記回路ブロックの動
作を制御するための内部タイミング信号を形成するもの
であり、そのためのコントロールロジック（図示せず）
とモードレジスタ２６を備える。

【００２１】クロック信号ＣＬＫはＳＤＲＡＭ１のマス
タクロックとされ、その他の外部入力信号は当該クロッ
ク信号ＣＬＫの立ち上がりエッジに同期して有意とされ
る。

【００２２】チップセレクト信号ＣＳｂはそのローレベ
ルによってコマンド入力サイクルの開始を指示する。チ
ップセレクト信号がハイレベルのとき（チップ非選択状
態）その他の入力は意味を持たない。但し、後述するメ
モリバンクの選択状態やバースト動作などの内部動作は
チップ非選択状態への変化によって影響されない。

【００２３】ＲＡＳｂ，ＣＡＳｂ，ＷＥｂの各信号は通
常のＤＲＡＭにおける対応信号とは機能が相違され、後
述するコマンドサイクルを定義するときに有意の信号と
される。

【００２４】クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ローレベルのときは無効と
される。パワーダウンモードとする場合にはクロックイ
ネーブル信号ＣＫＥはローレベルとされる。

【００２５】前記データイネーブル信号ＤＱＭＬ，ＤＱ
ＭＵは、例えばリードモードにおいてデータ出力バッフ
ァ２１１に対するアウトプットイネーブルの制御を行
う。その信号ＤＱＭＬ，ＤＱＭＵがハイレベルのとき、
データ出力バッファ２１１は端子Ｉ／Ｏ０〜Ｉ／Ｏ15の
全てを高出力インピーダンス状態にする。

【００２６】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫの立ち上がりエッジに同期する後述のロウアドレス
ストローブ・バンクアクティブコマンドサイクルにおけ
るＡ０〜Ａ８のレベルによって定義される。

【００２７】Ａ９からの入力は、上記ロウアドレススト
ローブ・バンクアクティブコマンドサイクルにおいてバ
ンク選択信号とみなされる。即ち、Ａ９の入力がローレ
ベルの時はメモリバンクＡが選択され、ハイレベルの時
はメモリバンクＢが選択される。メモリバンクの選択制
御は、特に制限されないが、選択メモリバンク側のロウ
デコーダのみの活性化、非選択メモリバンク側のカラム
スイッチ回路の全非選択、選択メモリバンク側のみのデ
ータ入力バッファ１６及びデータ出力バッファ１７への
接続などの処理によって行うことができる。

【００２８】上記カラムアドレス信号は、クロック信号
ＣＬＫの立ち上がりエッジに同期するリード又はライト
コマンド（カラムアドレス・リードコマンド、カラムア
ドレス・ライトコマンド）サイクルにおけるＡ０〜Ａ７
のレベルによって定義される。そして、この様にして定
義されたカラムアドレスはバーストアクセスのスタート
アドレスとされる。

【００２９】次に、ＳＤＲＡＭ１のコマンドを簡単に説
明する。〔１〕モードレジスタセットコマンドは、上記
モードレジスタ２６をセットするためのコマンドであ
る。このコマンドは、ＣＳｂ，ＲＡＳｂ，ＣＡＳｂ，Ｗ
Ｅｂ＝ローレベルによって当該コマンドが指定され、セ
ットすべきデータ（レジスタセットデータ）はＡ０〜Ａ
９を介して与えられる（Ａ０〜Ａ９がコントローラ２１
２へ伝達される経路は図示を省略してある）。レジスタ
セットデータは、特に制限されないが、バーストレング
ス、ＣＡＳレイテンシー、ライトモードなどとされる。
〔２〕ロウアドレスストローブ・バンクアクティブコマ
ンは、ロウアドレスストローブの指示とＡ９によるメモ
リバンクの選択を有効にするコマンドであり、ＣＳｂ，
ＲＡＳｂ＝ローレベル、ＣＡＳｂ，ＷＥｂ＝ハイレベル
によって指示され、このときＡ０〜Ａ８に供給されるア
ドレスがロウアドレス信号として取り込まれ、Ａ９に供
給される信号がメモリバンクの選択信号として取り込ま
れる。取り込動作は上述のようにクロック信号ＣＬＫの
立ち上がりエッジに同期して行われる。〔３〕カラムア
ドレス・リードコマンは、バーストリード動作を開始す
るために必要なコマンドであると共に、カラムアドレス
ストローブの指示を与えるコマンドであり、ＣＳｂ，Ｃ
ＡＳｂ，＝ロウレベル、ＲＡＳｂ，ＷＥｂ＝ハイレベル
によって指示され、このときＡ０〜Ａ７に供給されるア
ドレスがカラムアドレス信号として取り込まれる。これ
によって取り込まれたカラムアドレス信号はバーストス
タートアドレスとしてカラムアドレスカウンタ２３に供
給される。これによって指示されたバーストリード動作
においては、その前にロウアドレスストローブ・バンク
アクティブコマンドサイクルでメモリバンクとそれにお
けるワード線の選択が行われており、当該選択ワード線
のメモリセルが、クロック信号ＣＬＫに同期してカラム
アドレスカウンタ２３から出力されるアドレス信号に従
って順次選択されて、データが連続的に読出される。連
続的に読出されるデータ数は上記バーストレングスによ
って指定された個数とされる。その他に、カラムアドレ
ス・ライトコマンド、プリチャージコマンド、オートリ
フレッシュコマンド等があるが、ここではその説明を省
略する。

【００３０】図１に示されたＳＤＲＡＭは、３．３Ｖの
ような外部電源電圧ＶＤＤを外部電源端子より受ける
が、記憶容量増大のためにメモリアレイ１０Ａ，１０Ｂ
におけるＭＯＳトランジスタは小型化され、それによっ
て、それらＭＯＳトランジスタのゲート長の縮小化、ゲ
ート酸化膜が薄膜化されているので、メモリアレイ１０
Ａ，１０Ｂにおける内部動作電圧は低電圧化され、例え
ば２．０Ｖのような降圧電圧ＶＤＬを動作電源とする。
降圧電圧ＶＤＬは外部電源電圧（単に電源電圧とも称す
る）ＶＤＤを降圧回路３０で降圧して形成される。ま
た、前記降圧回路３０ではカラムアドレスデコーダ２３
やロウデコーダ１１Ａ，１１Ｂ等の周辺回路の動作電源
ＶＰＥＲＩも同様に降圧して形成する。動作電源ＶＰＥ
ＲＩは例えば２．５Ｖとされる。また、メモリセルから
電荷信号の読み出し量を多くするため、ワード線の選択
レベルは昇圧電圧ＶＰＰとされる。昇圧電圧ＶＰＰは、
特に制限されないが、チャージポンプ回路３１で外部電
源電圧ＶＤＤを昇圧して形成される。また、チャージポ
ンプ回路３１は負の基板バイアス電圧ＶＢＢも形成す
る。

【００３１】前記ＳＤＲＡＭ１において、電源電圧ＶＤ
Ｄ投入の直後では、基板バイアス電圧ＶＢＢ及びワード
線昇圧電圧ＶＰＰがまだ充分立ち上がらず、同様に、前
記内部動作電圧ＶＤＬ，ＶＰＥＲＩのレベルも充分に立
ち上がらない。このため、電源電圧ＶＤＤが一定電圧に
達する前はメモリ回路の動作開始を遅らせたり、内部電
圧発生回路３０，３１の立ち上がりを加速するための工
夫を行なって、誤動作防止が図られている。以下、外部
電源電圧ＶＤＤが投入された時、それが実用レベルにパ
ワーアップされるまでの制御について説明する。

【００３２】《パワーアップ検出回路》図１においてＳ
ＤＲＡＭ１は第１の電源電圧検出回路４１と、第２の電
源電圧検出回路４２を有する。これら電源電圧検出回路
を以下パワーアップ検出回路とも記す。第１及び第２の
パワーアップ検出回路４１，４２はパワーアップ検出信
号ＰＵＰＢ１，ＰＵＰＢ２を出力する。詳細は後述する
が、パワーアップ検出信号ＰＵＰＢ１，ＰＵＰＢ２は、
外部電源電圧ＶＤＤが投入されてから当該電源電圧ＶＤ
Ｄが所定のレベルに到達するまでの期間に応ずるパルス
状波形を有する１ショットパルス信号である。以下の例
では、第１及び第２のパワーアップ検出回路４１、４２
が検出対象とする動作電源は、外部電源電圧ＶＤＤを一
例としている。

【００３３】図２にはパワーアップ検出回路の一例が示
される。同図に示されたパワーアップ検出回路４１は低
消費電力化が考慮されている。即ち、パワーアップ検出
回路４１は、回路の電源電圧ＶＤＤと接地電圧ＶＳＳの
間に直列配置された分圧回路（抵抗性分Ｚ１，Ｚ２の直
列回路）及びスイッチ素子ＳＷ１と、分圧点Ｖ１に接続
された出力クランプ手段４３と、出力クランプ手段４３
の入力と前記一対の動作電源の内の何れか一方との間に
配置された第１の容量素子Ｃ１と、前記クランプ手段の
出力に直列接続された少なくとも２個例えば４個のＣＭ
ＯＳインバータＩＮＶ１〜ＩＮＶ４と、前段のＣＭＯＳ
インバータＩＮＶ３の入力と前記外部電源電圧ＶＤＤと
の間に配置された第２の容量素子Ｃ２と、次段ＣＭＯＳ
インバータＩＮＶ４の入力と前記接地電圧ＶＳＳとの間
に配置された第３の容量素子Ｃ３とを含み、終段ＣＭＯ
ＳインバータＩＮＶ４の出力が前記スイッチ素子ＳＷ１
の制御端子に帰還されて構成される。クランプ手段４３
は、ＣＭＯＳインバータＩＮＶ０、前記ＣＭＯＳインバ
ータＩＮＶ０の出力をゲートに受けて当該ＣＭＯＳイン
バータＩＮＶ０の入力と外部電源電圧ＶＤＤとの間に配
置されたｐチャンネル型のチャージＭＯＳトランジスタ
ＭＰ１とによって構成される。

【００３４】外部電源電圧ＶＤＤが立ち上げられる時、
前記容量素子Ｃ１はクランプ手段４３を非クランプ状態
とするように当該クランプ手段４３の入力をローレベル
に強制すると共に、前記第２及び第３の容量素子Ｃ２，
Ｃ３は前記スイッチ素子ＳＷ１をオン状態とするように
終段ＣＭＯＳインバータＩＮＶ４の出力をハイレベルに
強制し、前記分圧点Ｖ１の分圧電圧がその分圧電圧を入
力とするＣＭＯＳインバータＩＮＶ０の閾値電圧を越え
ることによって当該ＣＭＯＳインバータＩＮＶ０の出力
を反転してクランプ手段４３をローレベル出力に固定
し、前記終段ＣＭＯＳインバータＩＮＶ４の出力をロー
レベルに反転させる。この出力反転状態は外部電源電圧
ＶＤＤが印加されている限り維持される。

【００３５】図３には前記パワーアップ検出回路４１の
更に具体的な回路構成が示される。図１との相違点は分
圧回路であり、Ｚ１はダイオード接続（ゲート・ドレイ
ンの短絡）されたＰチャンネル型ＭＯＳトランジスタＭ
Ｐ２、Ｚ２はゲートに電源電圧ＶＤＤが接続されたｎチ
ャンネル型ＭＯＳトランジスタＭＮ２、スイッチ素子Ｓ
Ｗ１はｎチャンネル型ＭＯＳトランジスタＭＮ１によっ
て構成される。その他の点は図２と同じである。

【００３６】図４には図３のパワーアップ検出回路４１
の内部の電源電圧追随特性が示される。ダイオード接続
ＭＯＳトランジスタＭＰ２による電圧降下は当該ＭＯＳ
トランジスタＭＰ２の閾値電圧ＶＴとの関係でほぼ一定
であるので、電源電圧ＶＤＤが立ち上がる時、分圧点Ｖ
１の電圧は、ＶＤＤ−ＶＴの関係を満足しながら上昇す
る。一方、次段のＣＭＯＳインバータＩＮＶ０の論理閾
値電圧ＶＴＣは、当該ＣＭＯＳインバータＩＮＶ０を構
成するＰチャンネル型ＭＯＳトランジスタとｎチャンネ
ル型ＭＯＳトランジスタとのゲート幅の比ｋで決まり、
ｋ×VDD（0＜ｋ＜1）で表現でき、電源電圧VDDの上昇と
共に漸次大きくなってくる。図４に示されるように、Ｖ
１とＶＴＣはやがて交差し、これによってＣＭＯＳイン
バータＩＮＶ０の出力をローレベルに反転させる。この
状態でフィードバックＭＯＳトランジスタＭＰ１がオン
動作し、分圧点Ｖ１を電源電圧ＶＤＤレベルまで持ち上
げる。これによってＣＭＯＳインバータＩＮＶ４から出
力されるパワーアップ検出信号ＰＵＰＢ１がハイレベル
からローレベルに反転される。パワーアップ検出信号Ｐ
ＵＰＢ１がローレベルにされると、ＭＯＳトランジスタ
ＭＮ１がオフ状態にされる。これ以降、分圧回路には貫
通電流は流れない。この点で、図２、図３で説明したパ
ワーアップ検出回路４１は低消費電力である。

【００３７】《ＳＤＲＡＭのパワーアップ制御》前記パ
ワーアップ検出回路４２も前述したパワーアップ検出回
路４１とほぼ同様に構成されている。但し、ここでは、
信号のパルス幅は、パワーアップ検出信号ＰＵＰＢ１に
比べてＰＵＰＢ２の方が長くされる。パルス幅の長短
は、特に制限されないが、ＣＭＯＳインバータＩＮＶ０
の論理閾値電圧によって決定することができる。図４の
論理閾値電圧ＶＴＣの傾向線の傾きを大きくすればパワ
ーアップ検出信号ＰＵＰＢ２のパルス幅は長くなる。

【００３８】パワーアップ検出信号ＰＵＰＢ１は電源投
入時に前記降圧回路３０及び昇圧回路３１の出力ノード
のレベル立ち上げ速度を加速制御するのに用いられ、パ
ワーアップ検出信号ＰＵＰＢ１のハイ（Ｈｉｇｈ）パル
ス期間に加速制御を行なう。ここで言う加速制御とは、
例えば降圧回路３０の電圧ＶＤＬ，ＶＰＥＲＩの出力ノ
ードに電源電圧を一定期間（ＰＵＰＢ１のパルス期間）
供給する制御である。パワーアップ信号ＰＵＰＢ２は前
記制御信号バッファ２７の活性化抑止制御に用いられ、
パワーアップ検出信号ＰＵＰＢ２のパルス期間中は制御
信号バッファ２７の活性化を遅延させる。換言すれば、
制御信号バッファ２７は、電源が投入された時、パワー
アップ信号ＰＵＰＢ２のパルス期間が経過するまで非活
性状態が維持される。

【００３９】上記パワーアップ制御によれば、電源電圧
投入時、降圧回路３０及び昇圧回路３１は電源投入直後
から前記加速動作され、その加速動作が終了しても制御
信号バッファ２７は直には動作許可されない。制御信号
バッファ２７は、降圧回路３０及び昇圧回路３１による
電圧形成動作などが安定化される時間を更に経てから動
作可能状態にされる。これにより、電源投入直後に内部
回路が安定状態に達していないときに生ずる誤動作の発
生を防止できる。

【００４０】また、パワーアップ検出信号ＰＵＰＢ１，
ＰＵＰＢ２のパルス幅に所定の相違を持たせた場合、パ
ワーアップ検出信号がローレベルにされる実際の電源電
圧ＶＤＤが電源電圧ＶＤＤの立ち上がり速度によって相
違されるという事情によっても悪影響も受けない。すな
わちＰＵＰＢ１、ＰＵＰＢ２のパルス幅の相対的な大小
関係は不変である。

【００４１】即ち、図５に例示されるように、投入され
た電源電圧ＶＤＤの変化が速い場合には電源電圧ＶＤＤ
の立ち上がり速度に対して電源電圧検出回路の内部動作
の追従が遅れる。図５は電源電圧ＶＤＤの立ち上がりが
早い時と遅い時のパワーアップ検出信号ＰＵＰＢの応答
特性の概略を示す。電源電圧ＶＤＤの立ち上がりが速い
ときは、図５の（ｂ）に例示されるように、パワーアッ
プ検出回路の内部ノードの応答が遅れ、比較的高い電源
電圧ＶＤＤでパワーアップ検出信号ＰＵＰＢがローレベ
ルに切り換わる。逆に電源電圧ＶＤＤの立ち上がり変化
が遅い場合には、図５の（ａ）に例示されるように、電
源電圧ＶＤＤの立ち上がり速度に対してパワーアップ検
出回路の内部動作は良好に追従でき、低い電源電圧ＶＤ
Ｄでパワーアップ検出信号ＰＵＰＢがローレベルに切り
換わる。したがって、パワーアップ検出信号ＰＵＰＢが
ローレベルにされた時の実際の電源電圧ＶＤＤは電源電
圧ＶＤＤの立ち上がり速度によって相違され、電源電圧
ＶＤＤの立ち上がり速度が速いほど高くされる傾向に有
る。換言すれば、パワーアップ検出信号ＰＵＰＢがロー
レベルに切り変わるときの電源電圧の値は、電源電圧Ｖ
ＤＤの立ち上がり速度に応じてばらつく。そのようなば
らつきにより、ＳＤＲＡＭ内部の基板バイアス電圧ＶＢ
Ｂやワード線駆動電圧ＶＰＰがまだ十分に立ち上がらな
いうちにメモリ動作が開始されると、ＣＭＯＳ半導体集
積回路ではラッチアップを起こす可能性がある。

【００４２】図６には前述のパワーアップ検出信号ＰＵ
ＰＢ１，ＰＵＰＢ２のように信号パルス幅に所定の相違
を有する場合に電源電圧ＶＤＤの立ち上がり速度に応じ
て当該パワーアップ検出信号ＰＵＰＢ１，ＰＵＰＢ２の
応答特性がどのように変化されるかが示されている。電
源電圧ＶＤＤが立ち上がる時、まずパワーアップ検出信
号ＰＵＰＢ１がローレベルになり、次にパワーアップ検
出信号ＰＵＰＢ２がローレベルになる。パワーアップ検
出信号ＰＵＰＢ１は降圧回路３０や昇圧回路３１の加速
回路に供給され、パワーアップ検出信号ＰＵＰＢ２は制
御信号バッファ２７の入力禁止信号として用いられる。
電源電圧ＶＤＤの立ち上がりが遅い時、パワーアップ検
出信号ＰＵＰＢ１が先にローレベルになって加速回路の
動作を停止する。加速回路の動作が停止しても電源電圧
ＶＤＤの上昇は遅いので、降圧回路３０及び昇圧回路３
１は自らの回路能力に従って降圧、昇圧動作を継続す
る。パワーアップ検出信号ＰＵＰＢ２は、その後電源電
圧ＶＤＤがかなり上昇してからローレベルに反転され、
制御信号バッファ２７の入力動作禁止を解除する。この
ときワード線昇圧電圧ＶＰＰや基板バイアス電圧ＶＢＢ
はかなり上昇しているので誤動作は起きない。電源電圧
ＶＤＤの立ち上がりが早いときはパワーアップ検出信号
ＰＵＰＢ１，ＰＵＰＢ２の変化タイミングは近づくが逆
転することはなく、誤動作防止が保証される。

【００４３】図７には降圧回路３０に含まれる加速回路
３０Ｃの一例が示される。３０Ａは電圧ＶＰＥＲＩ形成
用のレギュレータ、３０Ｂは電圧ＶＤＬ形成用のレギュ
レータである。レギュレータ３０Ａの出力端子はｎチャ
ンネル型ＭＯＳトランジスタＭＮ３１を介して電源電圧
ＶＤＤに接続される。レギュレータ３０Ｂの出力端子は
ｎチャンネル型ＭＯＳトランジスタＭＮ３１とｎチャン
ネル型ＭＯＳトランジスタＭＮ３２との直列回路を介し
て電源電圧ＶＤＤに接続される。ＭＯＳトランジスタＭ
Ｎ３１，ＭＮ３２のゲートは前記パワーアップ検出信号
ＰＵＰＢ１によってスイッチ制御される。この加速回路
３０Ｃによれば、電圧ＶＤＬが電圧ＶＰＥＲＩよりも速
く立ち上がることはない。仮に、別個に並列された２個
のＭＯＳトランジスタで電圧ＶＰＥＲＩとＶＤＬとを立
ち上げるとすると、負荷容量の相違によって電圧ＶＤＬ
が先に立ち上がってしまうことがあり得る。チップ内で
は最終電圧の大小関係を前提にしてウェルの印加電圧を
変えているが、過渡的に電圧の上下関係が逆転すると、
場合によってはラッチアップを起こすことがあるが、図
７の構成によれば、その虞はない。

【００４４】図８にはパワーアップ制御の別の例が示さ
れる。パワーアップ検出回路４２Aは動作電圧ＶＰＥＲ
Ｉの立ち上がりを検出して、パワーアップ検出信号ＰＵ
ＰＢ３を出力する。このパワーアップ検出回路４２Ａは
図9に示されるように構成できる。図３との相違点は回
路の動作電源が電源電圧ＶＤＤから内部動作電圧ＶＰＥ
ＲＩに変更された点だけである。この回路は、内部論理
回路の動作電源であるＶＰＥＲＩをパワーアップ検出回
路の動作電源としているため、ＶＤＤを動作電源とする
前記のパワーアップ検出回路に比べ、更なる内部論理回
路の高信頼が得られる。すなわち、前記パワーアップ検
出回路はＶＤＤを動作電源としているため、ＶＰＥＲＩ
が十分な電圧レベルとなった時のＶＤＤ値を確認し、Ｖ
ＤＤとＶＰＥＲＩの立ち上がりタイミングを考慮する必
要があるが、ＶＰＥＲＩ動作のパワーアップ検出回路
は、ＶＰＥＲＩを直接センスするため、その必要はなく
なる。

【００４５】図１０にはＳＤＲＡＭ１を用いたデータ処
理システムの一例であるコンピュータシステムのブロッ
ク図が示される。このコンピュータシステムは、プロセ
ッサボード１１０と周辺回路によって構成される。プロ
セッサボード１１０は、マイクロプロセッサ１１１を中
心に、当該マイクロプロセッサ１１１が結合されたプロ
セッサバス１１２に、代表的に示されたメモリコントロ
ーラ１１３及びＰＣＩ（Peripheral Component Interco
nnect）バスコントローラ１１４が結合される。メモリ
コントローラ１１３には、マイクロプロセッサ１１１の
ワーク領域若しくは一次記憶領域とされるメインメモリ
としてのＳＤＲＡＭ（Random Access Memory）１が結合
されている。ＰＣＩバスコントローラ１１４は低速の周
辺回路をＰＣＩバス１１６を介してプロセッサバス１１
２にインタフェースするブリッジ回路として機能され
る。ＰＣＩバス１１６には、特に制限されないが、ディ
スプレイコントローラ１１７、ＩＤＥ（Integrated Dev
ice Electronics）インタフェースコントローラ１１
８、ＳＣＳＩ（Small Computer System Interface）イ
ンタフェースコントローラ１１９及びその他のインタフ
ェースコントローラ１２０が結合されている。前記ディ
スプレイコントローラ１１７にはフレームバッファメモ
リ１２１が接続されている。

【００４６】周辺回路として、前記ディスプレイコント
ローラ１１７に結合されたディスプレイ１２２、ＩＤＥ
インタフェースコントローラ１１８に結合されたハード
ディスクドライブ（ＨＤＤ）１２３、ＳＣＳＩインタフ
ェースコントローラ１１９に結合されたイメージスキャ
ナ１２４、そして、前記その他のインタフェースコント
ローラ１２０に結合されたキーボード１２５、マウス１
２６、及びモデム１２７等が設けられている。

【００４７】このデータ処理システムによれば、前記Ｓ
ＤＲＡＭ１の作用により、動作電源投入時におけるシス
テム全体としての誤動作防止に寄与する。

【００４８】以上本発明者によってなされた発明を実施
の形態に基づいて具体的に説明したが、本発明はそれに
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは言うまでもない。例え
ば、パワーアップ検出回路が検出対象とする動作電源
は、上記外部電源電圧ＶＤＤ、内部動作電源電圧ＶＰＥ
ＲＩに限定されず、その他の内部動作電源であってもよ
い。また、パワーアップ検出信号の用途は、レギュレー
タの加速回路や制御信号バッファに対する動作活性／非
活性制御に限定されず、その他の回路の動作活性／非活
性制御等に広く適用することができる。

【００４９】また、以上の説明では主として本発明者に
よってなされた発明をその背景となった利用分野である
ＳＤＲＡＭに適用した場合について説明したが、その他
のメモリ、メモリをオンチップしたマイクロプロセッサ
若しくはマイクロコンピュータなど、種々の半導体装置
に広く適用することができる。

【００５０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５１】すなわち、電源投入時に立ち上げられる動
作電源の検出レベルが相違される第１の検出回路と第２
の検出回路を設け、先の検出タイミングに同期して加速
回路のような第１の回路の動作を停止させ、後の検出タ
イミングに同期して入力バッファのような第２の回路の
動作不能を解除するから、第１の回路は電源投入直後か
ら動作され、第１の回路による加速動作等の動作が終了
しても第２の回路は直には動作許可されない。第２の回
路は、第１の回路の動作を経て内部電圧などが安定化さ
れてから動作可能状態にされ、これにより、電源電源投
入直後に内部回路が安定状態に達していないときに生ず
る誤動作の発生を防止することができる。また、投入さ
れた電源が一定電圧に達する前は特定の内部回路の回路
動作の開始を遅らせ、また、電源投入当初より内部電圧
発生回路の出力立ち上がりを加速することができる。

【００５２】更に、スイッチに直列配置された分圧回路
の分圧点に出力クランプ手段及び複数のＣＭＯＳインバ
ータを直列接続すると共に、終段ＣＭＯＳインバータの
出力を前記スイッチの制御端子に帰還させ、動作電源が
立ち上げられる時、所定のインバータの入力と出力側に
配置した容量素子を介して前記スイッチをオン状態とす
るように終段インバータの出力を強制し、その後、前記
分圧点の分圧電圧がクランプ手段の論理閾値電圧を越え
ることによって当該クランプ手段の出力を反転させて、
動作電源の立ち上がりを検出すると共に、前記スイッチ
素子を閉じるように動作電源電圧検出回路を構成するか
ら、一旦、動作電源が所定レベルに到達した後は電流貫
通経路が断たれ、動作電源電圧検出回路の低消費電力化
を実現できる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の一例であるＳＤＲＡ
Ｍのブロック図である。

【図２】パワーアップ検出回路の一例を示す回路図であ
る。

【図３】パワーアップ検出回路の更に具体的な構成を示
す回路図である。

【図４】パワーアップ時におけるパワーアップ検出回路
の内部ノードの追随特性の一例を示す説明図である。

【図５】ＶＤＤ立ち上がり速度に依存するパワーアップ
検出信号の応答特性の一例を示す説明図である。

【図６】パルス幅の異なる２種類のパワーアップ検出信
号のＶＤＤ立ち上がり速度による影響を表した応答特性
の説明図である。

【図７】出力電圧の異なる2個のレギュレータの出力加
速回路の詳細な一例を示す回路図である。

【図８】内部動作電圧ＶＰＥＲＩを検出対象電圧とする
パワーアップ検出回路を用いたパワーアップ制御の別の
例を示すブロック図である。

【図９】内部動作電圧ＶＰＥＲＩを検出対象電圧とする
パワーアップ検出回路の一例を示す回路図である。

【図１０】ＳＤＲＡＭを用いたデータ処理システムの一
例であるコンピュータシステムのブロック図である。

【符号の説明】

１ ＳＤＲＡＭ １０Ａ，１０Ｂ メモリアレイ ２７ 制御信号バッファ（第２の回路） ３０ 降圧回路 ３０Ａ，３０Ｂ レギュレータ ３０Ｃ 加速回路（第１の回路） ３１ 昇圧回路 ＶＣＣ 外部電源電圧 ＶＤＬＰ，ＶＰＥＲＩ 降圧電圧 ＶＰＰ 昇圧電圧 ＶＢＢ 基板バイアス電圧 ４１ パワーアップ検出回路（第１の検出回路） ４２ パワーアップ検出回路（第２の検出回路） ＰＵＰＢ１，ＰＵＰＢ２ パワーアップ検出信号 ＭＰ２，ＭＮ２（Ｚ１，Ｚ２） 分圧回路構成素子 ＭＮ１ ＭＯＳトランジスタ（第３のスイッチ素子） ４３ クランプ回路 ＩＮＶ０〜ＩＮＶ４ ＣＭＯＳインバータ Ｃ１，Ｃ２，Ｃ３ 容量素子 ＭＮ３１ ＭＯＳトランジスタ（第１のスイッチ素子） ＭＮ３２ ＭＯＳトランジスタ（第２のスイッチ素子）

Claims (8)

【特許請求の範囲】
1. 【請求項１】 電源投入時に立ち上げられる動作電源が
   第１のレベルに到達するのを検出して第１の出力信号を
   反転させる第１の検出回路と、電源投入時に立ち上げら
   れる動作電源が前記第１のレベルよりも高い第２のレベ
   ルに到達するのを検出して第２の出力信号を反転させる
   第２の検出回路と、前記第１の出力信号の反転によって
   動作を停止する第１の回路と、前記第２の出力信号の反
   転によって動作を開始する第２の回路とを含んで成るも
   のであることを特徴とする半導体装置。
2. 【請求項２】 前記第１の回路は、外部電源電圧に基づ
   いて内部動作電圧を形成する電圧形成回路の出力端子に
   外部電源電圧を直接接続するスイッチ回路を備え、前記
   スイッチ回路はその制御端子に前記第１の出力信号を受
   け、前記動作電源が第１のレベルに到達して第１の出力
   信号が反転されるまでスイッチ回路がオン状態にされる
   ものであることを特徴とする請求項１記載の半導体装
   置。
3. 【請求項３】 前記第２の回路は、外部制御信号の入力
   バッファであって、前記動作電源が第２のレベルに到達
   して第２の出力信号が反転されるまでその動作が抑止さ
   れるものであることを特徴とする請求項２記載の半導体
   装置。
4. 【請求項４】 前記スイッチ回路は、外部電源電圧に接
   続され前記制御端子に前記第１の出力信号を受けてスイ
   ッチ制御される第１のスイッチ素子と、前記第１のスイ
   ッチ素子に直列接続され前記制御端子に前記第１の出力
   信号を受けてスイッチ制御される第２のスイッチ素子と
   を有し、 前記電圧形成回路は、外部電源電圧に基づいて第１の内
   部動作電圧を形成する第１の電圧形成回路と、外部電源
   電圧に基づいて前記第１の内部動作電圧よりもレベルの
   低い第２の内部動作電圧を形成する第２の電圧形成回路
   とを有し、 第１のスイッチ素子と第２のスイッチ素子との接続点に
   は前記第１の電圧形成回路の出力端子が接続され、前記
   第２のスイッチ素子の直列接続端には前記第２の電圧形
   成回路の出力端子が接続されて成るものであることを特
   徴とする請求項３記載の半導体装置。
5. 【請求項５】 前記第２の内部動作電圧をダイナミック
   型メモリセルの蓄積電極電源とするメモリセルアレイ
   と、前記第１の内部動作電圧を動作電源として動作され
   る周辺回路とを含んで成るものであることを特徴とする
   請求項４記載の半導体装置。
6. 【請求項６】 前記第１及び第２の検出回路は、回路の
   一対の動作電源の間に直列配置された分圧回路及び第３
   のスイッチ素子と、前記分圧回路の分圧点に入力が接続
   されたインバータを有する出力クランプ手段と、出力ク
   ランプ手段の入力と前記一対の動作電源の内の何れか一
   方との間に配置された第１の容量素子と、前記クランプ
   手段の出力に直列接続された少なくとも２個のインバー
   タと、前段のインバータの入力と前記一対の動作電源の
   内の一方の動作電源との間に配置された第２の容量素子
   と、次段インバータの入力と前記一対の動作電源の内の
   他方の動作電源との間に配置された第３の容量素子とを
   含み、電源投入時に動作電源が立ち上げられる時、第１
   の容量素子はクランプ手段を非クランプ状態とするよう
   に当該クランプ手段の入力を強制すると共に、前記第２
   及び第３の容量素子は前記第３のスイッチ素子をオン状
   態とするように終段インバータの出力を強制し、その
   後、前記分圧点の分圧電圧がその分圧電圧を入力とする
   インバータの論理閾値電圧を越えることによって当該イ
   ンバータの出力を反転して前記終段インバータの出力を
   反転させるものであることを特徴とする請求項１乃至５
   の何れか１項に記載の半導体装置。
7. 【請求項７】 電源投入時に立ち上げられる動作電源が
   所定のレベルに到達するのを検出する動作電源電圧検出
   回路を有する半導体装置であって、 前記動作電源電圧検出回路は、回路の一対の動作電源の
   間に直列配置された分圧回路及び第３のスイッチ素子
   と、前記分圧回路の分圧点に入力が接続されたＣＭＯＳ
   インバータを有する出力クランプ手段と、出力クランプ
   手段の入力と前記一対の動作電源の内の何れか一方との
   間に配置された第１の容量素子と、前記クランプ手段の
   出力に直列接続された少なくとも２個のＣＭＯＳインバ
   ータと、前段のＣＭＯＳインバータの入力と前記一対の
   動作電源の内の一方の動作電源との間に配置された第２
   の容量素子と、次段ＣＭＯＳインバータの入力と前記一
   対の動作電源の内の他方の動作電源との間に配置された
   第３の容量素子とを含み、電源投入時に動作電源が立ち
   上げられる時、第１の容量素子はクランプ手段を非クラ
   ンプ状態とするように当該クランプ手段の入力を強制す
   ると共に、前記第２及び第３の容量素子は前記第３のス
   イッチ素子をオン状態とするように終段ＣＭＯＳインバ
   ータの出力を強制し、その後、前記分圧点の分圧電圧が
   その分圧電圧を入力とするＣＭＯＳインバータの論理閾
   値電圧を越えることによって当該ＣＭＯＳインバータの
   出力を反転して前記終段ＣＭＯＳインバータの出力を反
   転させるものであることを特徴とする半導体装置。
8. 【請求項８】 請求項３乃至５の何れか１項に記載の半
   導体装置と、前記半導体装置の第２の回路に制御信号を
   与えるプロセッサとを実装基板に搭載して成るものであ
   ることを特徴とするデータ処理システム。