JP2005135484A - 半導体装置 - Google Patents
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Abstract
【課題】 低電力消費モード時の消費電力をさらに低減し、かつ低消費電力モード解除時における内部回路の誤動作を防止する。
【解決手段】 低電力消費モード時、電源を各回路から切離す電源制御回路(34)からの制御信号(PCUTe)により、周辺電源投入検出回路(44)の内部ノードを接地電圧レベルに固定し、周辺電源投入検出信号(ZPORP)を低電力消費モード時にLレベルに固定する。
【選択図】 図1
【解決手段】 低電力消費モード時、電源を各回路から切離す電源制御回路(34)からの制御信号(PCUTe)により、周辺電源投入検出回路(44)の内部ノードを接地電圧レベルに固定し、周辺電源投入検出信号(ZPORP)を低電力消費モード時にLレベルに固定する。
【選択図】 図1
Description
この発明は半導体装置に関し、特に、低電力消費モードを備える半導体装置に関する。より特定的には、この発明は、低電力消費モードとして電源電圧を含む内部電圧の発生を停止するディープパワーダウンモードを備える半導体装置に関する。
従来から、発熱などを防止するために、半導体集積回路装置に対しては低消費電力が要求されていた。一方、半導体集積回路装置が、携帯機器などの電池を電源として用いる用途に広く使われるようになってきている。このような用途においては、電池寿命の観点からさらに消費電力を低減することが要求される。
このような低電力消費を実現することを意図する構成の例は、特許文献1(特開2003−68079号公報)、特許文献2(特開2003−162895号公報)、および特許文献3(特開2003−133935号公報)に示されている。これらの特許文献1から3に示される構成においては、データアクセスが長期にわたって行なわれない場合に、内部電源電圧などの内部電圧の発生を停止する。内部電圧が、外部電源電圧に基づいて生成されるため、この内部電圧の発生を停止し、内部回路の動作を停止させることにより、消費電力を低減することを図る。
特開2003−68079号公報
特開2003−162895号公報
特開2003−133935号公報
この低電力消費モード時において、内部電源電圧等の内部電圧の発生動作を停止させた場合、内部電圧を伝達する内部電圧線は、フローティング状態に維持される。この場合、内部電圧線上の電圧を利用して所定の動作を実行する内部回路において、その内部ノードの電圧レベルが、不定状態となる可能性がある。このような条件下で内部ノードの電圧レベルが不定状態のとき、低電力消費モード解除時、不定状態の内部ノードの電圧レベルが、初期状態と誤った状態に設定され、内部回路が誤動作する可能性がある。特に、フローティング状態の内部電圧線の電圧レベルが、中間電圧レベルに維持される場合、内部ノードの電圧レベルが不定状態になる可能性が高くなる。また、ラッチ回路などにおいては、ラッチデータが変化し、このラッチデータを利用する回路において誤動作が生じる可能性がある。
特許文献1に示される構成においては、外部電源電圧の内部電源回路への供給を動作モードに応じて制御し、低電力消費モード時、外部電源ノードから分離して内部電圧線をフローティング状態に設定する構成が示されているだけである。この内部電圧線上の電圧は、低電力消費モード時には完全に接地電圧レベルに放電されて維持されることが前提とされており、このフローティング状態の内部電圧線により内部ノードの電圧レベルが不定状態となる状態については考慮していない。
特許文献2は、低電力消費モード時において、異なる電圧レベルの内部電源電圧を伝達する内部電圧線の電圧レベルが、電源遮断時に放電速度の相違により逆転したときの内部回路の誤動作を防止することを意図している。この内部電圧線の電圧レベルの逆転を防止するために、特許文献2においては、異なる電圧レベルの内部電圧を伝達する内部電圧線を低電力消費モード時に短絡している。しかしながら、この特許文献2においても、内部電圧線は、低電力消費モード時においては、接地電圧レベルにまで放電されて維持されることが前提とされており、これらの内部電圧線がフローティング状態となったとき、内部ノードの電圧レベルが不定状態となることについては考慮していない。単に、異なる電圧レベルの内部電圧を利用する回路の境界領域における内部信号の論理レベルの反転が生じるのを防止することを意図しているだけである。
特許文献3においては、低電力消費モード時に、電源電圧の供給経路を遮断する電源制御信号が、外部電源電圧の投入時不定状態となり、内部電圧が生成されなくなる状態を考慮している。しかしながら、この特許文献3においては、低電力消費モード時に、内部電圧線がフローティング状態とされ、内部電圧線上の電圧を利用する回路の内部ノードの電圧レベルが、不定状態となる点については考慮していない。
それゆえ、この発明の目的は、低電力消費モード解除時において、正確な内部動作を保証することのできる半導体装置を提供することである。
この発明の他の目的は、低電力消費モード時においても、確実に、内部回路の内部ノードの電圧レベルが不定状態となって誤った状態に設定されるのを防止することのできる半導体装置を提供することである。
この発明に係る半導体装置は、活性化時、内部電圧線に内部電圧を生成する内部電圧発生回路と、この内部電圧線に結合され、内部電圧発生回路からの内部電圧が所定の条件を満たす電圧レベルのときにセット状態の電源投入検出信号を生成する内部電圧投入検出回路と、内部電圧によりその出力信号振幅が規定され、内部電源投入検出信号のリセット時その内部状態がリセット状態に設定されかつ内部電源投入検出信号のセット状態時、動作可能状態に設定される内部回路と、内部電圧発生回路を非活性状態に指定する動作モード指示信号に応答してこの内部電源投入検出信号をリセット状態に設定するリセット回路とを備える。
リセット回路により、内部電源投入検出信号を消費電力モード時リセット状態に設定することにより、低電力消費モード解除に、内部電圧が所定の条件を満たす時に、この内部電源投入検出信号をリセット状態からセット状態に移行させることができる。したがって、低電力消費モード時において内部電圧線がフローティング状態となり、応じて内部ノードの電圧レベルが不定状態となっても、低電力消費モード解除時において内部電源投入検出信号により内部ノードを所定の初期状態に設定することができ、誤動作が生じるのを防止することができる。
[実施の形態1]
図1は、この発明の実施の形態1に従う半導体装置の全体の構成を概略的に示す図である。図1においては、半導体装置として、クロック信号に同期して動作する同期型半導体記憶装置1の構成が一例として示される。
図1は、この発明の実施の形態1に従う半導体装置の全体の構成を概略的に示す図である。図1においては、半導体装置として、クロック信号に同期して動作する同期型半導体記憶装置1の構成が一例として示される。
図1において、クロック同期型半導体記憶装置(以下、単に半導体記憶装置と称す)1は、行列状に配列されるメモリセルを有するメモリセルアレイ10と、このメモリセルアレイ10の行を選択する行選択回路11と、メモリセルアレイ10の列を選択しかつ選択列に対してデータの書込/読出を行なう列選択回路12を含む。
メモリセルアレイ10においては、明確には示していないが、メモリセルの各行に対応してワード線が配置され、メモリセルの各列に対応してビット線対が配置される。メモリセルは、その構成は具体的に後に示すが、情報を電荷の形態で記憶するキャパシタと、このキャパシタへアクセスするためのアクセストランジスタを含む。
メモリセルアレイ10に対しては、図示しないセンスアンプの電源電圧として用いられるアレイ電源電圧Vddsと、スタンバイサイクル時ビット線をプリチャージするためのビット線プリチャージ電圧Vblと、メモリセルキャパシタのセルプレート(記憶ノードに対向する電極)に与えられるセルプレート電圧Vcpと、メモリセルアレイ10の基板領域に印加されるバイアス電圧Vbbが供給される。アレイ電源電圧Vddsにより、メモリセルキャパシタに格納されるHレベルデータの電圧レベルが決定される。
行選択回路11は、周辺電源電圧Vddpと高電圧Vppとを受け、内部アドレス信号をデコードして、そのデコード結果に従ってメモリセルアレイ10の選択行に対応するワード線に高電圧Vppを供給する。この高電圧Vppは、アレイ電源電圧Vddsよりも高い電圧レベルである。
列選択回路12へは、周辺電源電圧Vddpが動作電源電圧として供給される。この列選択回路12は、内部アドレス信号をデコードする列デコード回路と、データの内部読出を行うプリアンプと、データの書き込みを行うライトドライバとを含む。
半導体記憶装置1は、さらに、外部からのクロック信号CLKとクロックイネーブル信号(クロック制御信号)CKEとに従って内部クロック信号CLKiを生成するクロックバッファ回路20と、外部からのチップセレクト信号/CSを受けて内部チップセレクト信号ZCSを生成するCSバッファ21と、CSバッファ21からの内部チップセレクト信号ZCSの活性化時、外部からの制御信号/RAS、/CASおよび/WEに従って内部制御信号を生成する制御信号入力バッファ回路22と、内部チップセレクト信号ZCSの活性化時、外部からのアドレス信号ADDおよびバンクアドレス信号BAに従って内部アドレス信号を生成するアドレスバッファ回路23を含む。
クロックバッファ回路20は、クロックイネーブル信号CKEが活性状態のとき、外部から繰返し所定の周期で与えられるクロック信号CLKに従って内部クロック信号CLKiを生成する。クロックイネーブル信号CKEが非活性状態に設定されると、1クロックサイクル後のクロックサイクルにおいて、内部クロック信号CLKiは発生されない。このクロックバッファ回路20へは、動作電源電圧として、外部電源電圧VEXとクロック用電源電圧Vddkが与えられる。
CSバッファ21からの内部チップセレクト信号ZCSは、活性化時、Lレベルに設定され、この半導体記憶装置へのアクセスが許可されたことが示される。内部チップセレクト信号ZCSは、非活性化時にはHレベルに設定され、この半導体記憶装置1は、非選択状態に設定され、外部からのコマンドの受付けは禁止される。このCSバッファ21は、外部電源電圧VEXと周辺電源電圧Vddpとを動作電源電圧として受け、外部電源電圧VEXの振幅の外部チップセレクト信号/CSから、周辺電源電圧Vddpの振幅の内部チップセレクト信号ZCSを生成する。
制御信号入力バッファ回路22およびアドレスバッファ回路23へは、それぞれ、動作電源電圧として、外部電源電圧VEXおよび周辺電源電圧Vddpが与えられる。このアドレスバッファ回路23へバンクアドレス信号BAが与えられているのは、メモリセルアレイ10がバンク構成であり、このバンクを指定するためである。
制御信号入力バッファ回路22へ与えられる外部からの制御信号、すなわち、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS、およびライトイネーブル信号/WEは、それらの論理レベルの組合せに従って動作モードを指定する。これらの制御信号の論理レベルの組合せを、コマンドと称する。
クロックバッファ回路20、CSバッファ21、制御信号入力バッファ回路22、およびアドレスバッファ回路23において、外部電源電圧VEXが与えられているのは、各回路の入力初段(入力端子に結合されるバッファ回路)が、外部電源電圧VEXのインターフェイスを取る回路として利用されるためである。内部信号の振幅は、したがってクロック用電源電圧Vddkまたは周辺電源電圧Vddpレベルとなる。
この制御信号入力バッファ回路22およびアドレスバッファ回路23およびCSバッファ21は、単に、信号をバッファ処理し、内部クロック信号CLKiの立上がりにおける各信号の論理レベルの識別は、以下に示す、制御回路30において実行される。しかしながら、これらの回路21から23が、内部クロック信号CLKiに同期してそれぞれの内部信号を生成する構成が利用されてもよい。
制御回路30は、制御信号入力バッファ回路22からの内部制御信号とアドレスバッファ回路23からの内部アドレス信号とに従ってメモリセルアレイ10のメモリセルを選択する動作を制御する信号(アドレス信号を含む)を生成するセル選択制御回路32と、低電力消費モード(ディープパワーダウンモード)時における内部電源電圧および内部電圧の発生を制御する電源制御回路34を含む。
セル選択制御回路32は、選択回路11および列選択回路12におけるメモリセル行およびメモリセル列選択に関連する動作を制御し、周辺電源電圧Vddpを動作電源電圧として受ける。このセル選択制御回路32は、内部クロック信号CLKiに同期してコマンドをデコードして指定された動作モードを判別して、動作モード指定信号を生成するコマンドデコード回路を含む。セル選択制御回路32により、バンクアドレス信号BAが指定するバンクにおいてメモリセル選択動作を実行させるように制御信号が生成される。このバンク制御の構成は、任意であり、中央の制御回路が、選択バンクに対して活性化信号を送出してもよく、また、中央の制御回路からのバンク指定信号と動作モード指示信号とに従って各バンクにおいて選択的にメモリ選択動作が実行されてもよい。セル選択制御回路32の制御の下に、選択バンクにおいてメモリセルの選択またはデータの書込/読出が実行されればよい。
電源制御回路34は、制御信号入力バッファ回路22からの低電力消費モード(ディープパワーダウンモード)指示コマンドに従って、外部電源電圧VEXレベルのパワーカットイネーブル信号PCUTeを生成する。この電源制御回路34へは、常時、DPD電源回路42からの内部電源電圧Vdpdが供給される。DPD電源回路42は、外部電源電圧VEXから内部電源電圧Vdpdを生成する。したがって、電源制御回路34は、外部電源電圧VEXが供給されている間、常時動作し、制御信号入力バッファ回路22から与えられる制御信号に従ってディープパワーダウンモードが指定されまたディープパワーダウンモードが解除されたかをモニタする。
半導体記憶装置1は、さらに、周辺電源電圧Vddpが所定の条件を満たす電圧レベルに到達したか、すなわち、所定電圧レベルに到達したかまたは所定電圧レベルで安定化したかを判定し、その判定結果に従って周辺電源電圧投入検出信号ZPORPを生成する周辺電源投入検出回路44を含む。この周辺電源投入検出回路44からの周辺電源投入検出信号ZPORPは、セル選択制御回路32、行選択回路11および列選択回路12へ与えられ、周辺電源電圧Vddpの不安定時、その内部ノードが不定状態に駆動されるのを防止する。
周辺電源投入検出回路44は、また、電源制御回路34からのパワーカットイネーブル信号PCUTeに従って、ディープパワーダウンモード時、この周辺電源投入検出信号ZPORPをLレベルに固定する。電源制御回路34からのパワーカットイネーブル信号PCUTeは、また内部電圧発生回路40へ与えられ、ディープパワーダウンモード時に、内部電圧発生回路40の内部電圧の発生動作を停止させる。内部電圧発生回路40は、外部電源電圧VEXから、周辺電源電圧Vddp、アレイ電源電圧Vddsおよびクロック用電源電圧Vddkを生成し、また高電圧Vppを生成する。内部電圧発生回路40は、さらにアレイ電源電圧Vddsに基づいて、ビット線プリチャージ電圧Vblおよびセルプレート電圧Vcpを生成する。内部電圧発生回路40からのこれらの電圧を伝達する内部電圧伝達線は、ディープパワーダウンモード時にフローティング状態となる。
内部電圧発生回路40は、また、外部電源電圧VEXから、メモリセルアレイ10の基板領域へ与えられるバイアス電圧Vbbを生成する。このバイアスVbbは、通常は負電圧であり、ディープパワーダウンモード時においてバイアス電圧発生動作が停止される時には、パワーカットイネーブル信号PCUTeに従って、接地電圧GNDレベルに固定される。これにより、ディープパワーダウンモード時、メモリセルアレイ10の基板領域へ印加される電圧が接地電圧レベル以上に浮き上がり、メモリセルトランジスタのPN接合が順方向にバイアスされる、または、メモリセルトランジスタのしきい値電圧が低下するのを防止する。
図2は、図1に示すメモリセルアレイ10に含まれるメモリセルへの印加電圧を概略的に示す図である。図2において、メモリセルMCは、キャパシタ50と、ワード線WL上の信号に従ってキャパシタ50をビット線BL(または/BL)に結合するアクセストランジスタ52を含む。アクセストランジスタ52は、NチャネルMOSトランジスタ(絶縁ゲート型電界効果トランジスタ)で構成され、そのバックゲート(基板領域)に、負のバイアス電圧Vbbを受ける。キャパシタ50のセルプレートCPには、セルプレート電圧Vcpが供給される。キャパシタ50の他方電極のストレージノードSNに、記憶データに応じた電荷が蓄積される。
ワード線WLは、高電圧Vppと接地電圧GND(または負電圧)の間でスイングし、選択時、高電圧Vppレベルに駆動される。ビット線BL(または/BL)は、動作時(アクティブサイクル時)アレイ電源電圧Vddsと接地電圧GNDの間で変化し、通常動作モード時のスタンバイサイクル時、中間電圧(ビット線プリチャージ電圧)Vblに維持される。ビット線BLと図示しない補のビット線/BLとが対をなしてメモリセル列に対応して配置される。ワード線WLに、高電圧Vppを伝達することにより、メモリセルMCのストレージノードSNに、アレイ電源電圧VddsレベルのHデータを格納することができる。
図3は、図1に示す内部電圧発生回路40に含まれる内部電源電圧(周辺電源電圧Vddpおよびアレイ電源電圧Vdds)を発生する内部電源回路の構成の一例を示す図である。周辺電源電圧Vddpおよびアレイ電源電圧Vddsをそれぞれ生成するアレイ電源回路および周辺電源回路の構成は同一であり、図3においては、これらの電源回路を総称的に、内部電源回路として示す。
図3において、内部電源回路は、活性化時、基準電圧Vrefを外部電源電圧VEXから生成する基準電圧発生回路55と、基準電圧Vrefと内部電圧線57上の内部電源電圧Vdd(VddsまたはVddp)とを比較する比較回路56と、比較回路56の出力信号に従って外部電源ノードから内部電圧線57へ電流を供給する電流ドライブトランジスタ58とを含む。比較回路56へは、外部電源電圧VEXが動作電源電圧として供給される。電流ドライブトランジスタ58は、PチャネルMOSトランジスタで構成される。
内部電源回路は、さらに、パワーカットイネーブル信号PCUTeの活性化時、基準電圧発生回路55への外部電源電圧VEXの供給を停止するPチャネルMOSトランジスタ59と、パワーカットイネーブル信号PCUTeの活性化時、基準電圧Vrefを接地電圧レベルに固定するNチャネルMOSトランジスタ60を含む。
ディープパワーダウンモード以外の動作モード(以下、通常動作モードと称す)においては、パワーカットイネーブル信号PCUTeは、Lレベルであり、MOSトランジスタ59がオン状態、MOSトランジスタ60はオフ状態である。基準電圧発生回路55は、たとえば、定電流回路およびこの定電流を電圧に変換する電流/電圧変換回路を含み、MOSトランジスタ59を介して与えられる外部電源電圧VEXから基準電圧Vrefを生成する。内部電圧線57上の内部電源電圧Vddが基準電圧Vrefよりも低い場合には、比較回路56の出力信号がその電圧差に応じたローレベルとなり、電流ドライブトランジスタ58が外部電源ノードから内部電圧線57へ電流を供給し、内部電源電圧Vddの電圧レベルを上昇させる。一方、基準電圧Vrefの電圧レベルよりも内部電源電圧Vddの電圧レベルが高い場合には、比較回路56の出力信号はハイレベルとなり、電流ドライブトランジスタ58はオフ状態となり、内部電圧線57への電流の供給が停止される。したがって、内部電圧線57上の内部電源電圧Vddは、基準電圧Vrefが規定する電圧レベルに維持される。
ディープパワーダウンモード時においては、パワーカットイネーブル信号PCUTeがHレベルとなり、MOSトランジスタ59がオフ状態、MOSトランジスタ60がオン状態となる。基準電圧発生回路55は、その基準電圧発生動作が停止され、消費電力が低減される。このときまた、基準電圧VrefがMOSトランジスタ60により接地電圧に固定される。比較回路56は、外部電源電圧VEXを動作電源電圧として受ける。この場合、比較回路56の出力信号は、基準電圧Vrefが接地電圧レベルでなり、内部電圧線57上の電圧Vddの電圧レベル以下であり、比較回路56の出力信号はハイレベルとなり、電流ドライブトランジスタ58はオフ状態を維持し、内部電圧線57はフローティング状態に維持される。
したがって、内部電圧線57をフローティング状態に維持することにより、この内部電圧線57上の内部電源電圧Vddを使用する負荷回路(周辺回路またはセンスアンプ回路)において、内部電源電圧Vddが所定の電圧レベルに維持される通常動作モード時に比べてリーク電流を低減でき、消費電流を低減することができる。
また、基準電圧Vrefをディープパワーダウンモード時に接地電圧レベルに固定することにより、ディープパワーダウンモード時において基準電圧Vrefが不定状態となるのを防止することができ、ディープパワーダウンモード解除時において、正確に基準電圧Vrefに従って内部電源電圧Vddを生成することができる。また、ディープパワーダウンモード解除時の通常動作モード復帰時において、基準電圧Vrefの安定化タイミングを一定とすることができ、応じて内部電源電圧の安定化タイミングを一定とすることができ、内部回路動作開始タイミングのマージンを小さくすることができ、内部動作開始タイミングを早くすることができる。
なお、この比較回路56および電流ドライブトランジスタ58を含む内部電源回路は、通常動作モード時においてスタンバイサイクル時およびワード線選択が行なわれるアクティブサイクル時において動作するスタンバイ降圧回路である。内部電源回路においては、アクティブサイクル時の消費電流増加により内部電源電圧Vddの電圧レベルが低下するのを防止するために、アクティブサイクル時動作するアクティブ降圧回路が設けられる。このアクティブ降圧回路は、アクティブサイクル規定信号に従ってスタンバイサイクル時においては非活性状態に維持され、アクティブ降圧回路の電流ドライブトランジスタは、オフ状態にある。したがって、このアクティブ降圧回路が設けられていても、ディープパワーダウンモード時においてはアクティブ降圧回路は非活性状態であり、内部電圧線57に対する電流駆動は生じず、内部電圧線57は確実にフローティング状態に維持される。
なお、この図3に示す内部電源回路の構成において、比較回路56の出力ノードを、パワーカットイネーブル信号PCUTeの活性化時、外部電源ノードに結合するとともに比較回路56を外部電源ノードから分離する構成が用いられてもよい。パワーダウンモード時において、この比較回路56における貫通電流経路を遮断でき、消費電流をより低減することができる。
図4は、図1に示す内部電圧発生回路40に含まれるセルプレート電圧Vcpおよびビット線プリチャージ電圧Vblの中間電圧を発生する部分の構成を概略的に示す図である。図4において、内部電圧発生回路40に含まれる中間電圧発生部は、アレイ電源電圧Vddsを生成するアレイ電源回路62からのアレイ電源電圧Vddsとパワーカットイネーブル信号PCUTeとを受けて、活性化時、それぞれセルプレート電圧Vcpおよびビット線プリチャージ電圧Vblを生成するVcp発生回路64およびVbl発生回路66を含む。
アレイ電源回路62は、図3に示す内部電源回路と同様の構成を、通常動作モード時のスタンバイサイクル時においてもアレイ電源電圧Vddsを発生する回路部(スタンバイ降圧回路)として含む。一例として、Vcp発生回路64およびVbl発生回路66は、それぞれ、アレイ電源電圧Vddsの中間電圧Vdds/2を参照電圧とし、図示しない外部電源電圧から、それぞれ、セルプレート電圧Vcpおよびビット線プリチャージ電圧Vblを生成する。これらのVcp発生回路64およびVbl発生回路66は、図3に示すように、比較回路と、この比較回路の出力信号に従って動作する電流ドライブトランジスタで構成されてもよい。また、これに代えて、アレイ電源電圧Vddsを分圧し、この分圧電圧に従ってソースフォロワモードで動作するトランジスタを用いて中間電圧VcpまたはVblを生成する構成が用いられてもよい。
アレイ電源回路62、Vcp発生回路64およびVbl発生回路66へは、また、パワーカットイネーブル信号PCUTeが与えられ、ディープパワーダウンモード時、これらの回路62、64および66は、その内部電圧の発生動作が停止される。このアレイ電源回路62において、パワーカットイネーブル信号PCUTeに従って外部電源ノードとアレイ電源回路62の動作電源ノードが切離される構成が用いられてもよく、また図3に示す構成が利用されてもよい。Vcp発生回路64およびVbl発生回路66においても、その内部回路の構成に応じてパワーカットイネーブル信号PCUTeによる電圧発生動作停止制御の構成は、その内部構成に応じて定められればよく、内部電圧発生動作時、Vcp発生回路64およびVbl発生回路66の動作電流が流れる経路がパワーカットイネーブル信号PCUTeに従って遮断される。従って、ディープパワーダウンモード時において、Vcp発生回路64およびVbl発生回路66の出力ノードは、フローティング状態(ハイインピーダンス状態)に維持される。
図5は、図1に示す内部電圧発生回路40に含まれる高電圧Vppを発生する部分の構成を概略的に示す図である。図5において、高電圧発生部は、活性化時外部電源電圧VEXから高電圧Vppを生成するVpp発生回路68と、パワーカットイネーブル信号PCUTeの非活性化時外部電源電圧VEXをVpp発生回路68へ動作電源電圧として供給する電源トランジスタ69を含む。この電源トランジスタ69は、PチャネルMOSトランジスタで構成され、そのゲートにパワーカットイネーブル信号PCUTeを受ける。
Vpp発生回路68は、一例として、発振回路と、この発振回路からの発振信号に従ってキャパシタによるチャージャポンプ動作を行なって高電圧を発生するチャージャポンプ回路と、このチャージャポンプ回路の生成電圧のレベルを検出して、発振回路の発振動作を制御するレベル検出回路を含む。Vpp発生回路68へは、また、パワーカットイネーブル信号PCUTeが与えられ、ディープパワーダウンモード時に内部ノードの電位の浮上がり(不定状態)が生じるのが防止され、また、確実に発振回路の発振動作を停止させる。
この高電圧発生部においてもパワーカットイネーブル信号PCUTeによりディープパワーダウンモード時電源トランジスタ69を非導通状態とすることにより、消費電力を低減することができる。また、パワーカットイネーブル信号PCUTeによりVpp発生回路68の内部ノードを、ディープパワーダウンモード時所定電圧レベルに維持することにより、ディープパワーダウンモード解除時において、たとえば、内部ノードの電位の不定状態により、レベル検出動作が誤動作し、昇圧電圧発生動作が停止状態となり、高電圧が生成されない状態となるのを防止することができる。
このVpp発生回路68の出力ノードが、その出力ノードの電荷駆動トランジスタがオフ状態となり、ディープパワーダウンモード時にフローティング状態となる。しかしながら、このVpp発生回路68の出力ノードは低インピーダンス状態であり、その出力ノードと高電圧Vppを受けるワード線ドライブ回路(図1に示す行選択回路に含まれる)との間が、ディープパワーダウンモード時に分離されてもよい。いずれの構成においても、ディープパワーダウンモード時において、Vpp発生回路68は昇圧動作を停止しており、消費電力は低減される。
図6は、図1に示す内部電圧発生回路40に含まれるバイアス電圧Vbbを発生するバイアス電圧発生部の構成を概略的に示す図である。このバイアス電圧Vbbは、図2に示すように、メモリセルの基板領域(アクセストランジスタのバックゲート)へ与えられる、負電圧である(通常動作モード時)。
図6において、バイアス電圧発生部は、活性化時、所定電圧レベルの負電圧をバイアス電圧Vbbとして生成するVbb発生回路70と、パワーカットイネーブル信号PCUTeの活性化時、Vbb発生回路70への外部電源電圧VEXの供給を停止する電源トランジスタ72と、パワーカットイネーブル信号PCUTeの活性化時、バイアス電圧伝達線74を接地電圧レベルに固定するバイアス電圧固定回路76を含む。
電源トランジスタ72は、PチャネルMOSトランジスタで構成され、通常動作モード時オン状態となり、外部電源ノードをVbb発生回路70へ結合する。
Vbb発生回路70は、一例として、発振回路と、この発振回路の出力信号に従ってキャパシタのチャージャポンプ動作を利用して負電圧を発生するチャージャポンプと、チャージャポンプの生成する負電圧の電圧レベルを検出して発振回路の発振動作を制御するレベル検出回路とを含む。
Vbb発生回路70は、パワーカットイネーブル信号PCUTeの活性化時その内部ノードの電圧レベルが固定され、内部での発振回路の動作を確実に停止し、また、内部ノード電位の不定状態によりディープパワーダウンモード解除時において、負電圧発生動作が停止状態に維持されるのを防止する。このVbb発生回路70は、パワーカットイネーブル信号PCUTeの活性化時、チャージャポンプ動作を停止しており、出力ハイインピーダンス状態となる。
バイアス電圧固定回路76は、パワーカットイネーブル信号PCUTeの活性化時、このバイアス電圧伝達線74を接地電圧レベルに固定する。これにより、ディープパワーダウンモード時、負のバイアス電圧Vbbの電圧レベルが接地電圧よりも高い電圧レベルに浮上がり、図2に示すアクセストランジスタ52のバックゲートとソース/ドレインとの間が順方向にバイアスされるのを防止する。このバイアス電圧Vbbが接地電圧よりも高い電圧レベルに浮上がった場合、ディープパワーダウンモード解除時において、アクセストランジスタがそのしきい値電圧が小さくなり、弱い導通状態となり、ビット線のプリチャージ電圧レベルの復帰に長時間を要する可能性があり、また、バイアス電圧Vbbを所定電圧レベルに復帰させるまでに長時間を要し、ディープパワーダウンモード解除後、早いタイミングで、次の動作に移行することができなくなる可能性がある。このバイアス電圧伝達線74を接地電圧レベルに、ディープパワーダウンモード時固定することにより、バイアス電圧Vbbの電位の浮上がりを防止でき、ディープパワーダウンモード解除時におけるアクセストランジスタのオン状態などにより不安定な動作を防止することができ、早いタイミングでバイアス電圧Vbbを安定化してメモリアレイの基板バイアスを安定化することができる。
図7は、図6に示すバイアス電圧固定回路76の構成の一例を示す図である。図7において、バイアス電圧固定回路76は、外部電源電圧VEXと接地電圧VSSを動作電源電圧として受けて動作し、パワーカットイネーブル信号PCUTeを反転するCMOSインバータ80と、パワーカットイネーブル信号PCUTeとCMOSインバータ80の出力信号とに従って、パワーカットイネーブル信号PCUTeの論理レベルを反転しかつその振幅を外部電源電圧VEXとバイアス電圧伝達線上のバイアス電圧Vbbの間の振幅に変換するレベル変換回路82と、レベル変換回路82の出力信号を受けるCMOSインバータ80と、CMOSインバータ80の出力信号に従ってバイアス電圧伝達線74を選択的に接地電圧VSS(GND)レベルに固定する電圧固定トランジスタ86を含む。CMOSインバータ80は、外部電源電圧VEXとバイアス電圧伝達線74上のバイアス電圧Vbbを両動作電源電圧として受ける。電圧固定トランジスタ86は、NチャネルMOSトランジスタで構成される。
CMOSインバータ80は、バックゲートが外部電源ノードに結合されかつそのゲートにパワーカットイネーブル信号PCUTeを受けるPチャネルMOSトランジスタPQ1と、バックゲートにバイアス電圧伝達線74上のバイアス電圧Vbbを受けかつゲートにパワーカットイネーブル信号PCUTeを受けるNチャネルMOSトランジスタNQ1を含む。
レベル変換回路82は、外部電源ノードと内部ノード83aの間に接続されかつそのゲートにCMOSインバータ80の出力信号を受けるPチャネルMOSトランジスタPQ2と、外部電源ノードと内部ノード83bの間に接続されかつそのゲートにパワーカットイネーブル信号PCUTeを受けるPチャネルMOSトランジスタPQ3と、内部ノード83aとバイアス電圧伝達線74の間に接続されかつそのゲートが内部ノード83bに接続されるNチャネルMOSトランジスタNQ2と、内部ノード83bとバイアス電圧伝達線74の間に接続されかつそのゲートが内部ノード83aに接続されるNチャネルMOSトランジスタNQ3を含む。PチャネルMOSトランジスタPQ2およびPQ3のバックゲートは外部電源ノードに接続され、NチャネルMOSトランジスタNQ2およびNQ3のバックゲートがバイアス電圧伝達線74に接続される。
CMOSインバータ80は、レベル変換回路84からの内部ノード83bの出力信号がバイアス電圧Vbbレベルのときに導通し、導通時、外部電源電圧VEXを伝達するPチャネルMOSトランジスタPQ4と、この内部ノード83b上の信号が、外部電源電圧VEXレベルのとき導通し、導通時、バイアス電圧伝達線74上のバイアス電圧Vbbを伝達するNチャネルMOSトランジスタNQ4を含む。MOSトランジスタPQ4のバックゲートは外部電源ノードに接続され、NチャネルMOSトランジスタNQ4のバックゲートがバイアス電圧伝達線74に接続される。
電圧固定トランジスタ86は、そのゲートに、このCMOSインバータ80の出力信号を受け、かつそのバックゲートがバイアス電圧伝達線74に接続される。次に、動作について説明する。
レベル変換回路82においては、パワーカットイネーブル信号PCUTeがLレベルのときには、MOSトランジスタPQ2がオフ状態、MOSトランジスタPQ3がオン状態となり、内部ノード83bへは、外部電源電圧VEXが供給され、MOSトランジスタNQ2がオン状態となり、応じて内部ノード83aが、バイアス電圧伝達線74上の電圧Vbbレベルとなり、応じてMOSトランジスタNQ3がオフ状態となる。したがって、パワーカットイネーブル信号PCUTeがLレベルのときには、この内部ノード83bからは、外部電源電圧VEXレベルの信号が出力される。
逆に、パワーカットイネーブル信号PCUTeがHレベルのときには、CMOSインバータ80の出力信号がLレベル(接地電圧VSSレベル)であり、MOSトランジスタPQ2がオン状態、MOSトランジスタPQ3がオフ状態となる。この内部ノード83aの電圧レベル上昇に従って、MOSトランジスタNQ3が導通し、内部ノード83bが、バイアス電圧伝達線74上の電圧Vbbレベルに設定され、MOSトランジスタNQ2がオフ状態となる。したがって最終的に内部ノード83aは、外部電源電圧VEXレベル、内部ノード83bからの信号は、バイアス電圧Vbbレベルとなる。
したがって、パワーカットイネーブル信号PCUTeがHレベルであるディープパワーダウンモード時においては、CMOSインバータ84の出力信号は、外部電源電圧VEXレベルとなり、パワーカットイネーブル信号PCUTeがLレベルである通常動作モード時においては、CMOSインバータ84の出力信号は、バイアス電圧伝達線74上のバイアス電圧Vbbレベルとなる。
したがって、ディープパワーダウンモード時においては、CMOSインバータ84の出力信号が、外部電源電圧VEXレベルとなり、電圧固定トランジスタ86がオン状態となり、バイアス電圧伝達線74は接地ノードに結合される。バイアス電圧Vbbが接地電圧レベルに固定されても、レベル変換回路82のレベル変換動作には影響は及ぼさない。このときには、レベル変換回路82の内部ノード83aの電圧レベルは接地電圧レベルとなるだけである。
一方、通常動作モード時においては、CMOSインバータ84の出力信号は、バイアス電圧伝達線74上のバイアス電圧Vbbレベルとなり、電圧固定トランジスタ86は、そのゲートの電圧レベルがソース電圧と等しくなり、オフ状態となる。したがって、バイアス電圧伝達線74には、図6に示すVbb発生回路70からの負電圧が、通常動作モード時供給され、バイアス電圧Vbbが所定の電圧レベルの負電圧に維持される。
なお、この図7に示すバイアス電圧固定回路76において、外部電源電圧VEXに代えて、図1に示すDPD電源回路42からの内部電源電圧Vdpdが用いられてもよい。CMOSインバータ80およびレベル変換回路82が、ディープパワーダウンモード時においても動作可能であればよい。
図8は、図1に示す周辺電源投入検出回路44の構成の一例を示す図である。図8において、周辺電源投入検出回路44は、周辺電源電圧Vddpを受ける周辺電源ノードと内部ノードN1の間に接続されかつそのゲートにパワーカットイネーブル信号PCUTeを受けるPチャネルMOSトランジスタ90と、内部ノードN1およびN0の間に直列に接続される高抵抗の抵抗素子R1−R5と、抵抗素子R1−R5のそれぞれの一端と周辺電源ノードの間に接続されるそれぞれ容量素子C1−C5と、内部ノードN0と接地ノードの間に接続されかつそのゲートが内部ノードN0に接続されるNチャネルMOSトランジスタ91と、内部ノードN1上の電圧を動作電源電圧として受け、ノードN0上の信号を反転するCMOSインバータ92と、CMOSインバータ92の出力信号を受ける2段の縦続接続されるCMOSインバータ93および94と、周辺電源電圧Vddpとインバータ94の出力信号とを受けるNANDゲート95と、NANDゲート95の出力信号を反転して周辺電源投入検出信号ZPORPを生成するCMOSインバータ96を含む。
これらのCMOSインバータ93、94および96とNANDゲート95へは、周辺電源電圧Vddpが、動作電源電圧として供給される。NANDゲート95へ、周辺電源電圧Vddpを入力信号として与えることにより、応答速度を、CMOSインバータの場合に比べて遅くし(出力負荷が大きい)、周辺電源電圧Vddpが安定した後に、確実に、周辺電源投入検出信号ZPORPをHレベルへ駆動することを図る。
この周辺電源投入検出回路44は、さらに、パワーカットイネーブル信号PCUTeの活性化時ノードN0を接地ノードに結合するNチャネルMOSトランジスタ97と、パワーカットイネーブル信号PCUTeの活性化時、CMOSインバータ92の出力ノードZN0を接地ノードに結合するNチャネルMOSトランジスタ98を含む。これらのMOSトランジスタ97および98を利用して、ディープパワーダウンモード時、内部ノードN0およびZN0を接地電圧レベルに固定することにより、ディープパワーダウンモード時周辺電源電圧Vbbpが中間電圧レベルに維持される場合においても、確実に、周辺電源投入検出信号ZPORPをLレベルに設定し、周辺電源電圧投入時、確実に、周辺電源投入検出信号ZPORPを発生して、この周辺電源電圧Vddpを利用する回路の内部ノードを初期設定する。
図9は、図8に示す周辺電源投入検出回路44の動作を示す信号波形図である。以下、図9を参照して、図8に示す周辺電源投入検出回路44の動作について説明する。
ディープパワーダウンモード時においては、パワーカットイネーブル信号PCUTeはHレベルであり、MOSトランジスタ90がオフ状態、MOSトランジスタ97および98がオン状態である。ノードN1は、周辺電源ノードから分離され、かつ抵抗素子R1−R5を介してノードN0に接続される。ノードN0は、MOSトランジスタ97を介して接地電圧レベルに固定され、また、ノードZN0も、MOSトランジスタ98により接地電圧レベルに固定される。ノードN1の電圧レベルは、抵抗素子R1−R5と、MOSトランジスタ90におけるリーク電流の大きさ等により決定される電圧レベルに維持される。周辺電源電圧Vddpは、ディープパワーダウンモード時、フローティング状態であり、したがって、ノードN1は、ほぼ接地電圧レベルに維持される。
このディープパワーダウンモード時においては、周辺電源電圧Vddpは、接地電圧レベルにまで放電されている場合には、インバータ96からの周辺電源投入検出信号ZPORPがLレベルに設定される。また、ディープパワーダウンモード時において、周辺電源電圧Vddpが、MOSトランジスタのしきい値電圧レベルの中間電圧レベルにまでしか低下しない場合でも、周辺電源投入検出信号ZPORPは、中間電圧レベルの不定状態となることなく、確実に接地電圧レベルに維持される。
時刻t0においてディープパワーダウンモードが解除されると、パワーカットイネーブル信号PCUTeが非活性化されてLレベルに駆動され、MOSトランジスタ90がオン状態となる。また、MOSトランジスタ97および98がオフ状態となる。
このパワーカットイネーブル信号PCUTeの非活性化に従って、図1に示す内部電圧発生回路40が内部電圧発生動作を実行し、周辺電源電圧Vddpの電圧レベルが上昇する。MOSトランジスタ91は、そのゲートおよびドレインが相互接続されており、また、抵抗素子R1−R5の抵抗値は、MOSトランジスタ91のチャネル抵抗よりも十分に高いため、ダイオードモードで動作する。周辺電源電圧Vddpの電圧レベル上昇に従って、容量素子C1−C5の容量結合により、抵抗素子R1−R5の一端の電圧レベルが上昇し、高速で、ノードN0の電圧レベルが、周辺電源電圧Vddpの電圧レベルに応じて上昇する。
時刻t1において、ノードN0の電圧レベルがMOSトランジスタ91のしきい値電圧(たとえば0.8V程度)に上昇すると、MOSトランジスタ91が導通し、ノードN0は、そのMOSトランジスタ91のしきい値電圧レベルに維持される。抵抗素子R1−R5を介して、周辺電源ノードから電流が流れるものの抵抗素子R1−R5の抵抗値は十分大きく、微小電流が流れるだけである。MOSトランジスタ90のチャネル抵抗は、抵抗素子R1−R5の抵抗値に較べて十分に小さく、ノードN1は、周辺電源電圧Vddpの電圧レベルに維持され、周辺電源電圧Vddpの電圧レベルに応じてノードN1の電圧レベルが上昇する。
ノードZN0が、時刻t0においては、Lレベルに固定されていたため、この周辺電源電圧Vddpの電圧レベル上昇しても、インバータ94の出力信号は、Lレベルであり、また、NANDゲート95の出力信号の電圧レベルが、周辺電源電圧Vddpの電圧レベルとともに上昇し、したがって、インバータ96からの周辺電源投入検出信号ZPORPはLレベルを維持する。
ノードN1上の周辺電源電圧Vddpの電圧レベルがさらに上昇すると、CMOSインバータ92の入力論理レベルも応じて上昇する。ノードN0の電圧レベルが、周辺電源電圧Vddpにより決定されるCMOSインバータ92の入力論理しきい値よりも低くなると、インバータ92は、このノードN0の電圧レベルをLレベルと判定し、時刻t2において、CMOSインバータ92の出力ノードZN0の電圧レベルが上昇する。このCMOSインバータ92の出力ノードZN0の電圧レベルが上昇し、CMOSインバータ93、94および96とNANDゲート95のゲート遅延に相当する時間が経過すると、時刻t3において、周辺電源投入検出信号ZPORPがHレベルに上昇する。
したがって、ディープパワーダウンモード解除時、確実に、周辺電源電圧Vddpが、所定の条件を満たすまで、すなわち、周辺電源電圧Vddpが所定電圧レベルで安定化するまでの期間、周辺電源投入検出信号ZPORPをLレベルに維持することができる。時刻t3において、周辺電源投入検出信号ZPORPがHレベルとなると、図1に示すセル選択制御回路32の各内部ノードの電圧レベルはすでに初期化され、安定に、次の動作を実行することができる。
時刻t5において再び通常動作モードからディープパワーダウンモードに移行する場合には、パワーカットイネーブル信号PCUTeが再びLレベルからHレベルに設定され、MOSトランジスタ90がオフ状態、MOSトランジスタ97および98がオン状態となる。これにより、ノードN0およびZN0は、接地電圧レベルに固定され、応じて周辺電源投入検出信号ZPORPがLレベルに駆動される。したがって周辺電源電圧Vddpがディープパワーダウンモード時、その図9において破線で示すように中間電圧レベルにまでしか放電されない場合においても、確実に、ノードN0およびZN0を接地電圧レベルに駆動することにより、周辺電源投入検出信号ZPORPをLレベルに設定することができ、確実に、ディープパワーダウンモード解除時に、周辺電源投入検出信号ZPORPを発生して、内部回路の内部ノードの電圧レベルを初期化することができる。
図10(A)は、この周辺電源投入検出信号を受ける回路の構成をの一例を示す図である。この図10(A)においては、周辺電源投入検出信号ZPORPがLレベルのときに、周辺電源電圧Vddpを内部信号線102に伝達するPチャネルMOSトランジスタ100が設けられる。このMOSトランジスタ100は、図1に示すセル選択制御回路32の構成要素である。したがって、この図10(A)に示す構成の場合、ディープパワーダウンモード解除時においては、内部信号線(内部ノード)102は、周辺電源電圧Vddpレベルに初期設定される。これにより、内部信号線(内部ノード)102が、ディープパワーダウンモード解除時、不定状態となり、回路誤動作が生じるのを防止することができる。
図10(B)は、周辺電源投入検出信号ZPORPを受ける回路の他の構成例を示す図である。この図10(B)においては、内部信号SIGと周辺電源投入検出信号ZPORPを受けるNANDゲート104が設けられる。このNANDゲート104は、周辺電源電圧Vddpを動作電源電圧として使用する。このNANDゲート104は、また、図1に示すセル選択制御回路32の構成要素として用いられる。この図10(B)に示す構成の場合、ディープパワーダウンモード時、内部信号SIGが不定状態となっても、周辺電源投入検出信号ZPORPをLレベルに固定することにより、NANDゲート104の出力信号をHレベルに初期化することができ、NANDゲート104の出力信号が、ディープパワーダウンモード解除時、不定状態となるのを防止することができる。また、この内部信号SIGが不定状態であっても、周辺電源投入検出信号ZPORPがLレベルの期間、NANDゲート104における貫通電流を抑制することができる。このNANDゲート104は、ラッチ回路の構成要素として用いることにより(NANDゲート104と反並行に、NANDゲート104の出力信号を受けて信号SIGを出力するインバータを配置する)、ラッチ回路のラッチデータを確実に初期化することができる。
以上のように、このディープパワーダウンモード時、周辺電源電圧Vddpが所定電圧レベル以上の電圧レベルに到達するまたは安定化する状態を検出して周辺電源投入検出信号を生成する場合、ディープパワーダウンモード時、この周辺電源投入検出信号ZPORPをLレベルに固定することにより、周辺電源電圧Vddpが中間電圧レベルとなっても確実に、各内部ノードを周辺電源投入検出信号ZPORPに従って初期化することができる。
なお、図10(A)および(B)においては、周辺電源投入検出信号ZPORを用いて内部ノードの初期化を行なっている。しかしながら、この周辺電源投入検出信号ZPORPの反転信号PORPを用いて、内部ノードの初期化が行なわれる構成が利用されてもよい。この場合、周辺電源電圧Vddpが安定化するまでの期間周辺電源投入検出信号PORPがHレベルとなり、周辺電源電圧Vddpの安定化後、この信号PORはLレベルとなる。
また、この周辺電源投入検出信号ZPORに代えて、アレイ電源電圧Vddsの安定化を検出するアレイ電源投入検出信号または内部電源電圧生成時の参照電圧となる基準電圧が所定の条件を満たすことを検出する基準電圧投入検出信号が用いられてもよい。
[電源制御回路の構成]
図11は、図1に示す電源制御回路34の構成の一例を示す図である。図11において、電源制御回路34は、内部制御信号ZCS、ZRAS、ZCASおよびZWEと内部クロック信号CLKiとに従ってモードレジスタセットコマンドが与えられたときモードレジスタセットモード指示信号MRSSを生成するコマンドデコーダ110と、モードレジスタセットモード指示信号MRSSに従って特定のアドレスビットAiを格納しディープパワーダウンモード指示信号DPDを生成するレジスタ回路112と、クロックイネーブル信号CKEとディープパワーダウンモード指示信号DPDと内部クロック信号CLKiとを受けるゲート回路114と、ゲート回路114の出力信号の立上がりに応答してセットされかつクロックイネーブル信号CKEの立上がりに応答してリセットされてパワーカット信号PCUTを生成するフリップフロップ116と、パワーカット信号PCUTの電圧レベルを変換し、外部電源電圧VEXレベルの振幅のパワーカットイネーブル信号PCUTeを生成するレベル変換回路118を含む。
図11は、図1に示す電源制御回路34の構成の一例を示す図である。図11において、電源制御回路34は、内部制御信号ZCS、ZRAS、ZCASおよびZWEと内部クロック信号CLKiとに従ってモードレジスタセットコマンドが与えられたときモードレジスタセットモード指示信号MRSSを生成するコマンドデコーダ110と、モードレジスタセットモード指示信号MRSSに従って特定のアドレスビットAiを格納しディープパワーダウンモード指示信号DPDを生成するレジスタ回路112と、クロックイネーブル信号CKEとディープパワーダウンモード指示信号DPDと内部クロック信号CLKiとを受けるゲート回路114と、ゲート回路114の出力信号の立上がりに応答してセットされかつクロックイネーブル信号CKEの立上がりに応答してリセットされてパワーカット信号PCUTを生成するフリップフロップ116と、パワーカット信号PCUTの電圧レベルを変換し、外部電源電圧VEXレベルの振幅のパワーカットイネーブル信号PCUTeを生成するレベル変換回路118を含む。
コマンドデコーダ110は、内部クロック信号CLKiの立上がりにおいて、内部制御信号、すなわちCSバッファ21および制御信号入力バッファ回路22から与えられる内部チップイネーブル信号ZCS、内部ロウアドレスストローブ信号ZRAS、内部コラムアドレスストローブ信号ZCAS、および内部ライトイネーブル信号ZWEが所定の論理レベルのときに、モードレジスタセットモード指示信号MRSSを活性化する。ゲート回路114は、クロックイネーブル信号CKEがLレベルであり、かつディープパワーダウンモード指示信号DPDおよび内部クロック信号CLKiがHレベルのときにHレベルの信号を出力する。
レジスタ回路112は、半導体記憶装置の動作モードなどのデータを格納するモードレジスタに含まれる。
レベル変換回路118は、セット/リセットフリップフロップ116からの内部電源電圧Vdpdレベルのパワーカット信号PCUTを、外部電源電圧VEXレベルのパワーカットイネーブル信号PCUTeに変換する。
図12は、図11に示す内部電源制御回路34の動作を示すタイミング図である。以下、図2を参照して、図11に示す内部電源制御回路の動作について説明する。
クロック信号CLKに同期して外部から、モードレジスタにディープパワーダウンモード指示信号を設定するモードレジスタセットコマンドMRSが与えられる。ここでコマンドCMDは、図11に示す制御信号ZCS、ZRAS、ZCASおよびZWEの論理レベルの組合せで与えられる。モードレジスタセットコマンドMRSが与えられると、コマンドデコーダ110からのモードレジスタセットモード指示信号MRSSが、内部クロック信号CLKiに同期して所定期間Hレベルとなり、レジスタ回路112が、そのときに与えられた特定のアドレスビットAiを取込み、ディープパワーダウンモード指示信号DPDがHレベルに設定される。
クロックイネーブル信号CKEがLレベルに設定されると、次のクロック信号CLKの立上がりに同期して、ゲート回路114の出力信号がHレベルとなり、フリップフロップ116がセットされ、パワーカット信号PCUTおよびパワーカットイネーブル信号PCUTeがHレベルとなり、内部で、電源の切離しが行なわれ、内部電圧の発生動作が停止される。
通常、クロックイネーブル信号CKEがLレベルに設定されると、次のクロックサイクルにおいて内部クロック信号が生成され、その次のサイクルから内部クロック信号の発生が停止される。これにより、ディープパワーダウンモード時の消費電力をさらに低減する。ディープパワーダウンモードの間、クロックイネーブル信号CKEは、Lレベルに維持される。
クロックイネーブル信号CKEがHレベルに立上がると、フリップフロップ116がリセットされ、パワーカット信号PCUTおよびパワーカットイネーブル信号PCUTeがリセットされ、Lレベルとなり、ディープパワーダウンモードが解除される。このときまた、レジスタ回路112においても、ディープパワーダウンモード指示信号DPDがLレベルにリセットされる。
図11に示す電源制御回路34の構成において、動作電源電圧としては、常時発生される内部電源電圧Vdpdが供給される。しかしながら、ディープパワーダウンモード時、フリップフロップ116からのパワーカット信号PCUTの論理レベルが維持されていればよく、最小限、図11に示すフリップフロップ116に対して内部電源電圧Vdpdが常時供給されればよい。クロック信号CLKおよびクロックイネーブル信号CKEを受けるクロックバッファ回路に対しては、常時、クロック用電源電圧Vddkが供給される。
[電源制御回路の構成2]
図13は、図1に示す電源制御回路34の他の構成の例を示す図である。図13において、電源制御回路34は、内部制御信号ZCS、ZRAS、ZCAS、ZWEおよびクロックイネーブル信号CKEを受け、ディープパワーダウンモードが指定されたときに、ディープパワーダウンモード指示信号DPDSを生成するコマンドデコーダ119と、クロックイネーブル信号CKEの立上がりに応答してディープパワーダウンモード解除信号PCUTEXを生成するDPD解除回路120と、ディープパワーダウンモード指示信号DPDSの活性化に応答してセットされかつディープパワーダウンモード解除指示信号PCUTEXの立下がりに応答してリセットされるフリップフロップ122と、フリップフロップ122からのパワーカット信号PCUTのレベル変換を行なってパワーカットイネーブル信号PCUTeを生成するレベル変換回路124を含む。
図13は、図1に示す電源制御回路34の他の構成の例を示す図である。図13において、電源制御回路34は、内部制御信号ZCS、ZRAS、ZCAS、ZWEおよびクロックイネーブル信号CKEを受け、ディープパワーダウンモードが指定されたときに、ディープパワーダウンモード指示信号DPDSを生成するコマンドデコーダ119と、クロックイネーブル信号CKEの立上がりに応答してディープパワーダウンモード解除信号PCUTEXを生成するDPD解除回路120と、ディープパワーダウンモード指示信号DPDSの活性化に応答してセットされかつディープパワーダウンモード解除指示信号PCUTEXの立下がりに応答してリセットされるフリップフロップ122と、フリップフロップ122からのパワーカット信号PCUTのレベル変換を行なってパワーカットイネーブル信号PCUTeを生成するレベル変換回路124を含む。
コマンドデコーダ119は、内部クロック信号CLKiの立上がり時、クロックイネーブル信号CKEがLレベルでありかつ内部制御信号ZCS、ZRAS、ZCASおよびZWEが所定の論理レベルに設定されているときに、ディープパワーダウンモード指示信号DPDSをHレベルの活性状態へ駆動する。このディープパワーダウンモード指示のコマンドには、クロックイネーブル信号CKEが利用されているため、図14においては、内部制御信号群ZCS、ZRAS、ZCASおよびZWEの組を、符号CTLで示す。
DPD解除回路120は、内部電源電圧Vdpdを動作電源電圧として受け、補のパワーカット信号ZPCUTがHレベルでありかつ外部電源投入検出信号ZPOREがHレベルのとき、クロックイネーブル信号CKEの立上がりに応答してディープパワーダウンモードモード解除指示信号PCUTEXをHレベルからLレベルに立下げる。外部電源投入検出信号ZPOREは、外部電源電圧VEXの投入時、外部電源電圧VEXが所定の電圧条件を満たす、すなわち、安定化するまでLレベルに設定される。
フリップフロップ122は、内部電源電圧Vdpdを動作電源電圧として受け、ディープパワーダウンモード指示信号DPDSの活性化に応答して、パワーカット信号PCUTを活性状態へ駆動し、ディープパワーダウンモード解除指示信号PCUTEXの立下がりに応答してパワーカット信号PCUTをLレベルに駆動する。
レベル変換回路124は、外部電源電圧VEXを動作電源電圧として受け、ディープパワーダウンモード時、フリップフロップ122からパワーカット信号PCUTに従って外部電源電圧VEXレベルのパワーカットイネーブル信号PCUTeを生成する。
図14は、図13に示す電源制御回路34の動作を示すタイミング図である。以下、図14を参照して、図13に示す電源制御回路34の動作について説明する。
ディープパワーダウンモード(DPD)へのエントリを指示するDPDエントリコマンドが与えられると、コマンドデコーダ119からのディープパワーダウンモード指示信号DPDSがHレベルへ立上がり、フリップフロップ122の出力Qからのパワーカット信号PCUTがHレベルとなり、応じて、レベル変換回路124からのパワーカットイネーブル信号PCUTeがHレベルへ立上がる。一方フリップフロップ122の出力/Qからの補のパワーカット信号ZPCUTがLレベルとなり、DPD解除回路120からのパワーカット解除指示信号PCUTEXがHレベルとなる。ディープパワーダウンモード期間中、このパワーカット解除指示信号PCUTEXはHレベルに維持される。
次のクロックサイクルから内部クロック信号CLKiの発生が停止され、内部での電力消費が低減される。ディープパワーダウンモード期間中、クロックイネーブル信号CKEはLレベルに維持される。
ディープパワーダウンモード(DPD)を解除するDPDイグジットコマンドは、クロックイネーブル信号CKEをLレベルからHレベルに立上げることにより与えられる。クロックイネーブル信号CKEの立上がりに応答して、DPD解除回路120は、パワーカット解除指示信号PCUTEXをLレベルに立下げ、応じて、フリップフロップ122がリセットされ、パワーカット信号PCUTがLレベルとなり、応じてパワーカットイネーブル信号PCUTeもLレベルとなる。次のサイクルから内部クロック信号CLKiが生成される。
この図13に示す内部電源制御回路34の構成においては、ディープパワーダウンモード(DPD)のエントリが、図11に示す電源制御回路の場合とタイミングが異なるものの、ディープパワーダウンモード解除時においては、同様、クロックイネーブル信号CKEを立上げることにより実行される。これにより、外部からの制御信号を受けるバッファ回路に対しても、ディープパワーダウンモード時電源を遮断することができる。ディープパワーダウンモード時においては、クロックイネーブル信号CKEをのみをモニタするためにクロック用電源電圧Vddkを供給することが要求されるだけであり、必要最小限の回路に対してのみ動作電源電圧を供給することができ、消費電力を低減することができる。
図15は、図13に示すDPD解除回路120の構成の一例を示す図である。図15において、DPD解除回路120は、クロックイネーブル信号CKEを受けて補のクロックイネーブル信号ZCKEを生成するインバータ130と、クロックイネーブル信号CKEおよびZCKEに従ってセット/リセットされるフリップフロップを構成するNANDゲート131および132を含む。NANDゲート131は、補のクロックイネーブル信号ZCKEと外部電源投入検出信号ZPOREとNANDゲート132の出力信号を受ける。NANDゲート132は、NANDゲート131の出力信号とクロックイネーブル信号CKEとを受ける。
DPD解除回路120は、さらに、NANDゲート132の出力信号と補のクロックイネーブル信号ZCKEを受けるNANDゲート133と、NANDゲート133の出力信号を受けるインバータ134と、補のパワーカット信号ZPCUTとインバータ134の出力信号とに従ってセット/リセットされるフリップフロップを構成するNANDゲート135および136を含む。NANDゲート135は、補のパワーカット信号ZPCUTとNANDゲート136の出力信号を受ける。NANDゲート136は、外部電源投入検出信号ZPOREとインバータ134の出力信号とNANDゲート135の出力信号とを受ける。
DBD解除回路120は、さらに、NANDゲート136の出力信号を反転してパワーカット解除指示信号PCUTEXを生成するインバータ137を含む。図16は、図15に示すDPD解除回路120の動作を示す信号波形図である。以下、図16を参照して、図15に示すDPD解除回路120の動作について簡単に説明する。
外部電源投入時、まず、外部電源投入検出信号ZPOREにより、NANDゲート131および136の出力信号はHレベルに初期設定される。通常動作モード時においては、クロックイネーブル信号CKEがHレベルであり、NANDゲート132の出力信号がLレベルに設定される。この状態において、NANDゲート133の出力信号がHレベルであり、応じてインバータ134の出力信号がLレベルである。したがって、NANDゲート136の出力信号がHレベルとなり、インバータ137からのパワーカット解除指示信号PCUTEXはLレベルに維持される。
ディープパワーダウンモードエントリ時において、クロックイネーブル信号CKEがLレベルに駆動され、補のクロックイネーブル信号ZCKEがHレベルに駆動される。応じて、NANDゲート132の出力信号がHレベルとなり、NANDゲート133の出力信号がLレベル、インバータ134の出力信号がHレベルとなる。ディープパワーダウンモード設定時においては、クロックイネーブル信号CKEの立下がりに従ってパワーカット信号PCUTがHレベルへ駆動され、また、補のパワーカット信号ZPCUTがLレベルに駆動される。応じて、NANDゲート135の出力信号がHレベルとなり、NANDゲート136の出力信号がLレベルとなり、インバータ137からのパワーカット解除指示信号PCUTEXがHレベルへ駆動される。
ディープパワーダウンモード解除時においては、クロックイネーブル信号CKEがHレベルへ駆動され、補のクロックイネーブル信号ZCKEがLレベルに駆動される。応じて、NANDゲート133の出力信号がHレベルとなり、インバータ134の出力信号がLレベルとなり、NANDゲート136の出力信号がHレベルとなり、インバータ137からのパワーカット解除指示信号PCUTEXがLレベルとなる。このパワーカット解除指示信号PCUTEXの立下がりに従って、図13に示すフリップフロップ122がリセットされ、パワーカット信号PCUTがLレベルとなり、応じて補のパワーカット信号ZPCUTがHレベルへ駆動される。
通常動作モード時において内部動作を停止させる場合、クロックイネーブル信号CKEがLレベルに駆動される。この場合、ディープパワーダウンモードは設定されていないため、補のパワーカット信号ZPCUTはHレベルに維持される。NANDゲート136の出力信号はHレベルであり、応じてNANDゲート135の出力信号はLレベルである。したがって、このクロックイネーブル信号CKEをトグルしても、NANDゲート135および136で構成されるフリップフロップの状態は変化せず、パワーカット解除指示信号PCUTEXはLレベルに維持される。従って、この状態においては、内部クロック信号の発生動作が、クロックイネーブル信号CKEに従って行なわれ、電源制御は行なわれない。
ディープパワーダウンモード解除に、クロックイネーブル信号CKEを利用することにより、ディープパワーダウンモード時に動作する回路数を低減でき、消費電流を低減することができる。
なお、図13および図15に示す電源制御回路34の構成において、外部電源投入検出信号ZPOREに代えて内部電源電圧Vdpdの投入を検出する内部電源投入検出信号が用いられてもよい。
このディープパワーダウンモード解除専用の内部電源電圧Vdpdを利用することにより、外部電源電圧を用いてディープパワーダウンモード解除を検出する構成を利用する場合に比べて以下の利点が得られる。すなわち、外部電源電圧VEXを利用する場合、トランジスタの信頼性を確保する観点から、その回路構成要素のトランジスタの耐圧特性を保証することが要求される。このため、MOSトランジスタのゲート絶縁膜を厚くするなどの対策を取る必要があり、トランジスタの動作特性を高速化することができず、ディープパワーダウンモード解除検出用の回路(CKEバッファ)の応答速度を高くすることができなくなり、通常の動作モード時において高速動作を保証することができないという問題が生じる。内部電源電圧Vdpdを利用して、ディープパワーダウンモードの解除を検出する回路構成を利用することにより、トランジスタを低電源電圧下で動作させることができ、またCKEバッファも、クロック用の電源電圧Vddkを用いて高速動作させることができ、高速サイクルにおいても正確に、内部クロック信号の発生の制御を行なうことができる。
この発明の半導体装置は、長期にわたって用いられない場合に、内部電源の供給を停止する動作モードを有する半導体装置に対して適用することができる。特に携帯機器用途の半導体記憶装置などに対して適用することにより、低電力消費特性のシステムを構築することができる。
また、半導体記憶装置としては、DRAMセルベースの半導体記憶装置であってもよく、また他の半導体記憶装置であってもよい。低電力消費モードとして内部電源電圧などの内部電圧の発生を停止するモードを備える半導体装置であれば、本発明は適用可能である。
1 半導体装置、20 クロックバッファ回路、22 制御信号入力バッファ回路、23 アドレスバッファ回路、21 CSバッファ、30 制御回路、32 セル選択制御回路、34 電源制御回路、40 内部電圧発生回路、42 DPD電源回路、44 周辺電源投入検出回路、55 基準電圧発生回路、56 比較回路、58 電流ドライブトランジスタ、60 MOSトランジスタ、70 Vbb発生回路、76 バイアス電圧固定回路、110 コマンドデコーダ、112 レジスタ回路、114 ゲート回路、116 フリップフロップ、118 レベル変換回路、119 コマンドデコーダ、120 DPD解除回路、122 フリップフロップ、124 レベル変換回路。
Claims (4)
- 活性化時、内部電圧線に内部電圧を生成する内部電圧発生回路、
前記内部電圧線に結合され、前記内部電圧発生回路からの内部電圧が所定の条件を満たす電圧レベルのときにセット状態の電源投入検出信号を生成する内部電圧投入検出回路、
前記内部電圧によりその出力信号振幅が規定され、前記内部電源投入検出信号のリセット時その内部状態がリセット状態に設定されかつ前記内部電源投入検出信号のセット状態時、動作可能状態に設定される内部回路、および
前記内部電圧発生回路を非活性状態に指定する動作モード指示信号に応答して、前記内部電源投入検出信号をリセット状態に設定するリセット回路を備える、半導体装置。 - 前記内部電圧発生回路は、
前記内部電圧線上の内部電圧に対応する電圧と基準電圧とを比較する比較回路と、
外部電源電圧を受ける外部電源ノードと前記内部電圧線との間に接続され、前記比較回路の出力信号に従って前記内部電圧線と前記外部電源ノードとの間に電流を流すドライブトランジスタと、
前記動作モード指示信号に応答して前記基準電圧を接地電圧レベルに固定する回路を備える、請求項1記載の半導体装置。 - データを記憶する複数のメモリセルと、
前記メモリセルの基板領域へバイアス電圧を印加するバイアス電圧発生回路と、
前記動作モード指示信号に応答して、前記バイアス電圧発生回路のバイアス電圧発生動作を停止させかつ前記バイアス電圧を所定電圧レベルに固定するバイアス制御回路をさらに備える、請求項1記載の半導体装置。 - 外部からの繰返し周期的に変化するクロック信号を受け、クロック制御信号に従って前記クロック信号に対応する内部クロック信号を生成する内部クロック生成回路と、
前記クロック信号に同期して与えられる動作モード指示コマンドと前記クロック制御信号とに従って前記動作モード指示信号を活性化し、かつ前記クロック制御信号に従って前記動作モード指示信号を非活性化する電源制御回路をさらに備える、請求項1記載の半導体装置。
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