JP2002358781A - 半導体装置 - Google Patents
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】半導体メモリのパワーダウンモードへの進入及
び／又は退出を制御する半導体装置を提供する。 【解決手段】半導体メモリに動作電圧を提供する複数の
電圧発生器と、ＤＰＤ状態を感知して、前記半導体メモ
リへの前記動作電圧の提供を制御するためにＤＰＤ信号
を発生するＤＰＤコントローラと、前記半導体メモリを
通じるサージ電流を最大電流レベルより小さく減らすた
めにＤＰＤモード進入／退出時に前記複数の電圧発生器
のターンオン／オフ時期を制御する回路とを含む。これ
により、最小の電流変化でＤＰＤ進入及び退出を行うこ
とができる。そして、ＤＰＤ進入または退出モード中に
ＤＲＡＭが動作する時に回路の誤ったトリガを防止でき
る。
び／又は退出を制御する半導体装置を提供する。 【解決手段】半導体メモリに動作電圧を提供する複数の
電圧発生器と、ＤＰＤ状態を感知して、前記半導体メモ
リへの前記動作電圧の提供を制御するためにＤＰＤ信号
を発生するＤＰＤコントローラと、前記半導体メモリを
通じるサージ電流を最大電流レベルより小さく減らすた
めにＤＰＤモード進入／退出時に前記複数の電圧発生器
のターンオン／オフ時期を制御する回路とを含む。これ
により、最小の電流変化でＤＰＤ進入及び退出を行うこ
とができる。そして、ＤＰＤ進入または退出モード中に
ＤＲＡＭが動作する時に回路の誤ったトリガを防止でき
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置の
内部電圧制御方法及び装置に係り、特にパワーダウンモ
ードへの進入（該モードに入ること）及び該モードから
退出（該モードから出ること）の制御、または、動作時
に揮発性半導体メモリ内にある内部回路を通じて揮発性
メモリを信頼性をもって動作させて電流のサージ（ｃｕ
ｒｒｅｎｔｓｕｒｇｅ）を減らす方法及び装置に関す
る。
内部電圧制御方法及び装置に係り、特にパワーダウンモ
ードへの進入（該モードに入ること）及び該モードから
退出（該モードから出ること）の制御、または、動作時
に揮発性半導体メモリ内にある内部回路を通じて揮発性
メモリを信頼性をもって動作させて電流のサージ（ｃｕ
ｒｒｅｎｔｓｕｒｇｅ）を減らす方法及び装置に関す
る。
【０００２】
【従来の技術】半導体メモリ設計者は、低い消費電力で
ありながら高いセル容量と高速度を有する半導体メモリ
を設計することを目的としてきた。ＤＲＡＭ（Ｄｙｎａ
ｍｉｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｉｅ
ｓ）は、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｉｅｓ）よりセルサイズが小さ
く、与えられたチップサイズにおいてより多くのメモリ
容量を提供することができるので、空間に限界がある電
子装置内ではＤＲＡＭの利用が好まれる。しかし、ＤＲ
ＡＭはリフレッシュを必要とし、ＳＲＡＭに比べてより
多くの電流を必要とする。携帯用装置または移動装置内
での使用において、ＤＲＡＭの小さなサイズの利点は、
大きいバッテリが必要であったり、バッテリの頻繁な再
充電が必要であったりすると、もはや利点ではなくな
る。携帯用装置に複雑な機能が加わるほど、メモリ容量
に対する要求も自然に大きくなる。
ありながら高いセル容量と高速度を有する半導体メモリ
を設計することを目的としてきた。ＤＲＡＭ（Ｄｙｎａ
ｍｉｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｉｅ
ｓ）は、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｉｅｓ）よりセルサイズが小さ
く、与えられたチップサイズにおいてより多くのメモリ
容量を提供することができるので、空間に限界がある電
子装置内ではＤＲＡＭの利用が好まれる。しかし、ＤＲ
ＡＭはリフレッシュを必要とし、ＳＲＡＭに比べてより
多くの電流を必要とする。携帯用装置または移動装置内
での使用において、ＤＲＡＭの小さなサイズの利点は、
大きいバッテリが必要であったり、バッテリの頻繁な再
充電が必要であったりすると、もはや利点ではなくな
る。携帯用装置に複雑な機能が加わるほど、メモリ容量
に対する要求も自然に大きくなる。
【０００３】多様な回路がＤＲＡＭの電力消費を減らす
ために設計されてきた。例えば、ＤＲＡＭがアクチブモ
ードで動作しない時、ＤＲＡＭは、ＤＲＡＭデータのリ
フレッシュまたはホールドのために小さい電流または最
小の電流が提供されるスタンバイまたはパワーダウンモ
ードに置かれる。Ｊａｎｇに与えられた米国特許６,０
５８,０６３号（'０６３特許）は、スタンバイまたはパ
ワーダウンモード中にメモリ装置を動作させるための回
路を開示している。外部クロックイネーブル信号（ＣＫ
Ｅ）は、信号パワーダウンモードと、入力バッファのよ
うな特定回路の電源遮断のために使われる。図１Ａは'
０６３特許に開示された回路を示す。ＣＫＥに基づいて
生成されたパワーダウン信号（ｐｏｗｅｒ ｄｏｗｎ
ｓｉｇｎａｌ；ＰＢＰＵＢ）は、信号パワーダウンのた
めにローからハイとなる。ＰＢＰＵＢは、トランジスタ
３１をスイッチングオフしてバイアス電圧（Ｖｃｃ）を
遮断し、トランジスタ３２をターンオンすることによっ
て出力を接地に落とす。'０６３特許で開示された内容
は、本明細書の開示の一部とする。
ために設計されてきた。例えば、ＤＲＡＭがアクチブモ
ードで動作しない時、ＤＲＡＭは、ＤＲＡＭデータのリ
フレッシュまたはホールドのために小さい電流または最
小の電流が提供されるスタンバイまたはパワーダウンモ
ードに置かれる。Ｊａｎｇに与えられた米国特許６,０
５８,０６３号（'０６３特許）は、スタンバイまたはパ
ワーダウンモード中にメモリ装置を動作させるための回
路を開示している。外部クロックイネーブル信号（ＣＫ
Ｅ）は、信号パワーダウンモードと、入力バッファのよ
うな特定回路の電源遮断のために使われる。図１Ａは'
０６３特許に開示された回路を示す。ＣＫＥに基づいて
生成されたパワーダウン信号（ｐｏｗｅｒ ｄｏｗｎ
ｓｉｇｎａｌ；ＰＢＰＵＢ）は、信号パワーダウンのた
めにローからハイとなる。ＰＢＰＵＢは、トランジスタ
３１をスイッチングオフしてバイアス電圧（Ｖｃｃ）を
遮断し、トランジスタ３２をターンオンすることによっ
て出力を接地に落とす。'０６３特許で開示された内容
は、本明細書の開示の一部とする。
【０００４】最近、幾つかのＤＲＡＭ製造者が、ＤＲＡ
Ｍにおいて、ＤＰＤ動作モードへの進入及び該モードか
らの退出を制御するディープパワーダウン（ｄｅｅｐ
ｐｏｗｅｒ ｄｏｗｎ；ＤＰＤ）信号の使用を標準化す
ることをＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉ
ｌ）に対して提案した。この提案は、ＤＲＡＭが使われ
ない時にＤＲＡＭをパワーダウンするためにＤＰＤ信号
を使用するというものである。
Ｍにおいて、ＤＰＤ動作モードへの進入及び該モードか
らの退出を制御するディープパワーダウン（ｄｅｅｐ
ｐｏｗｅｒ ｄｏｗｎ；ＤＰＤ）信号の使用を標準化す
ることをＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉ
ｌ）に対して提案した。この提案は、ＤＲＡＭが使われ
ない時にＤＲＡＭをパワーダウンするためにＤＰＤ信号
を使用するというものである。
【０００５】ＪＥＤＥＣに提案されたＤＰＤ進入及び退
出モードをシグナリングするためのプロトコルは図１Ｂ
及び１Ｃに示されている。図１Ｂは、ＤＲＡＭがＤＰＤ
モードに入るＤＰＤ進入モードのためのプロトコルを示
す。図１Ｂに示されたように、ＤＰＤ進入モードは、Ｃ
ＫＥ、チップ選択信号（ＣＳ）、書込みイネーブル信号
（ＷＥ）がローになり、ローからハイに変わるＣＬＯＣ
Ｋ信号によりトリガされるロウ及びカラムアドレススト
ローブ信号／ＲＡＳ及び／ＣＡＳがハイにとどまる時に
シグナリングされる。図１Ｃは、ＤＲＡＭがＤＰＤモー
ドから出るＤＰＤ退出のためのプロトコルを示す。図示
のように、ＤＰＤ退出モードは、ローからハイに変わる
ＣＬＯＣＫ信号によりトリガされるクロックイネーブル
信号ＣＫＥがハイになる時にシグナリングされる。図示
のように、他の信号はＤＰＤ退出に影響を与えない。図
１Ｂ及び図１Ｃに示されたプロトコルは、単にパワーダ
ウン進入と退出をシグナリングする目的のために使用或
いは適用されるプロトコルの一例であって、変形するこ
とができる。例えば、ＷＥ及びＣＡＳのような制御信号
の全部又は一部がここで示した信号レベルと反対の信号
レベルを有してもよいし、またはＣＫＥのトリガのため
に使われなくてもよい。クロックイネーブル信号に相応
する任意の信号が、ＤＰＤ進入及び退出を引き起こすた
めの上記のようなＣＫＥとして使われることもある。
出モードをシグナリングするためのプロトコルは図１Ｂ
及び１Ｃに示されている。図１Ｂは、ＤＲＡＭがＤＰＤ
モードに入るＤＰＤ進入モードのためのプロトコルを示
す。図１Ｂに示されたように、ＤＰＤ進入モードは、Ｃ
ＫＥ、チップ選択信号（ＣＳ）、書込みイネーブル信号
（ＷＥ）がローになり、ローからハイに変わるＣＬＯＣ
Ｋ信号によりトリガされるロウ及びカラムアドレススト
ローブ信号／ＲＡＳ及び／ＣＡＳがハイにとどまる時に
シグナリングされる。図１Ｃは、ＤＲＡＭがＤＰＤモー
ドから出るＤＰＤ退出のためのプロトコルを示す。図示
のように、ＤＰＤ退出モードは、ローからハイに変わる
ＣＬＯＣＫ信号によりトリガされるクロックイネーブル
信号ＣＫＥがハイになる時にシグナリングされる。図示
のように、他の信号はＤＰＤ退出に影響を与えない。図
１Ｂ及び図１Ｃに示されたプロトコルは、単にパワーダ
ウン進入と退出をシグナリングする目的のために使用或
いは適用されるプロトコルの一例であって、変形するこ
とができる。例えば、ＷＥ及びＣＡＳのような制御信号
の全部又は一部がここで示した信号レベルと反対の信号
レベルを有してもよいし、またはＣＫＥのトリガのため
に使われなくてもよい。クロックイネーブル信号に相応
する任意の信号が、ＤＰＤ進入及び退出を引き起こすた
めの上記のようなＣＫＥとして使われることもある。
【０００６】提案されたＤＰＤは、ＤＲＡＭがアクチブ
状態にない時にＤＲＡＭをパワーダウンするために使わ
れる。セルキャパシタプレート電圧、内部アレイ電源電
圧、内部周辺電源電圧、基準電源電圧などの電圧をＤＲ
ＡＭの内部回路に提供するために、ＤＰＤモード進入時
に多様な内部電源電圧発生器がターンオフされる。そし
て、ＤＰＤ退出モード信号を受け入れるために維持され
る補助入力バッファを除外したＤＲＡＭのほとんどすべ
ての入力バッファがターンオフされる。
状態にない時にＤＲＡＭをパワーダウンするために使わ
れる。セルキャパシタプレート電圧、内部アレイ電源電
圧、内部周辺電源電圧、基準電源電圧などの電圧をＤＲ
ＡＭの内部回路に提供するために、ＤＰＤモード進入時
に多様な内部電源電圧発生器がターンオフされる。そし
て、ＤＰＤ退出モード信号を受け入れるために維持され
る補助入力バッファを除外したＤＲＡＭのほとんどすべ
ての入力バッファがターンオフされる。
【０００７】ＤＰＤ進入及び退出の実行において、多数
の入力バッファと内部電圧発生器とが実質的に同時にタ
ーンオン及びターンオフされる。これはＤＲＡＭを通し
た多量の急激な電流変化を誘発する。大きい電流変化
は、バッテリに対して激しい負荷を与え、これにより熱
が発生して回路を動作不能な状態にする可能性がある。
そして、ターンオフされた回路にある特定ノードが不特
定の電圧でフローティング状態にされることもあり、Ｄ
ＲＡＭ内部回路の誤ったトリガが発せられることもあ
る。
の入力バッファと内部電圧発生器とが実質的に同時にタ
ーンオン及びターンオフされる。これはＤＲＡＭを通し
た多量の急激な電流変化を誘発する。大きい電流変化
は、バッテリに対して激しい負荷を与え、これにより熱
が発生して回路を動作不能な状態にする可能性がある。
そして、ターンオフされた回路にある特定ノードが不特
定の電圧でフローティング状態にされることもあり、Ｄ
ＲＡＭ内部回路の誤ったトリガが発せられることもあ
る。
【０００８】
【発明が解決しようとする課題】したがって、本発明が
解決しようとする技術的課題は、最小或いは小さい電流
変化でＤＰＤ進入及び退出を行うことができる装置及び
方法を提供することにある。
解決しようとする技術的課題は、最小或いは小さい電流
変化でＤＰＤ進入及び退出を行うことができる装置及び
方法を提供することにある。
【０００９】また、本発明が解決しようとする他の技術
的課題は、ＤＰＤ進入または退出モード中にＤＲＡＭが
動作する時に回路の誤ったトリガを防止することができ
る方法及び装置を提供することにある。
的課題は、ＤＰＤ進入または退出モード中にＤＲＡＭが
動作する時に回路の誤ったトリガを防止することができ
る方法及び装置を提供することにある。
【００１０】
【課題を解決するための手段】前記技術的課題を達成す
るための本発明をある観点から見たＤＰＤモード動作が
可能な半導体メモリ装置は、電圧制御装置にバイアス電
圧を供給するために第１ＤＰＤ信号により制御される第
１トランジスタ、接地電圧を動作電圧出力ノードに提供
するために第２ＤＰＤ信号により制御される第２トラン
ジスタ、及び、第１及び第２トランジスタのスイッチン
グオン、オフを選択的に遅延させるために前記ＤＰＤ信
号を遅延させて前記ＤＰＤ信号を遅延させた信号を発生
する遅延回路を含む。
るための本発明をある観点から見たＤＰＤモード動作が
可能な半導体メモリ装置は、電圧制御装置にバイアス電
圧を供給するために第１ＤＰＤ信号により制御される第
１トランジスタ、接地電圧を動作電圧出力ノードに提供
するために第２ＤＰＤ信号により制御される第２トラン
ジスタ、及び、第１及び第２トランジスタのスイッチン
グオン、オフを選択的に遅延させるために前記ＤＰＤ信
号を遅延させて前記ＤＰＤ信号を遅延させた信号を発生
する遅延回路を含む。
【００１１】望ましくは、ＤＰＤ信号を遅延させた信号
が提供される時、前記第１トランジスタは、前記第２ト
ランジスタが接地電圧を前記電圧制御装置の前記出力ノ
ードに提供する前及び後に前記電圧制御装置から前記バ
イアス電圧を断絶する。
が提供される時、前記第１トランジスタは、前記第２ト
ランジスタが接地電圧を前記電圧制御装置の前記出力ノ
ードに提供する前及び後に前記電圧制御装置から前記バ
イアス電圧を断絶する。
【００１２】本発明を他の観点から見た半導体メモリの
パワーダウンモードへの進入及び／又は退出を制御する
半導体装置は、前記半導体メモリに動作電圧を提供する
複数の電圧発生器と、ＤＰＤ状態を感知して、前記半導
体メモリへの前記動作電圧の提供を制御するためにＤＰ
Ｄ信号を発生するＤＰＤコントローラと、前記半導体メ
モリを通じるサージ電流を最大電流レベルより小さいレ
ベルに低減するためにＤＰＤモード進入及び／又は退出
時に前記複数の電圧発生器のターンオン／オフ時期を制
御する回路とを含む。ここで、前記最大電流レベルは、
例えば、前記複数の電圧発生器が実質的に同じ時間にオ
フからオンに、またはオンからオフにスイッチングされ
る時、前記半導体メモリに流れ込む電流である。前記半
導体メモリは、例えばＤＲＡＭであることが望ましい。
パワーダウンモードへの進入及び／又は退出を制御する
半導体装置は、前記半導体メモリに動作電圧を提供する
複数の電圧発生器と、ＤＰＤ状態を感知して、前記半導
体メモリへの前記動作電圧の提供を制御するためにＤＰ
Ｄ信号を発生するＤＰＤコントローラと、前記半導体メ
モリを通じるサージ電流を最大電流レベルより小さいレ
ベルに低減するためにＤＰＤモード進入及び／又は退出
時に前記複数の電圧発生器のターンオン／オフ時期を制
御する回路とを含む。ここで、前記最大電流レベルは、
例えば、前記複数の電圧発生器が実質的に同じ時間にオ
フからオンに、またはオンからオフにスイッチングされ
る時、前記半導体メモリに流れ込む電流である。前記半
導体メモリは、例えばＤＲＡＭであることが望ましい。
【００１３】望ましくは、前記回路は、ＤＰＤモードの
進入及び／又は退出時に各々の電圧発生器を動作電圧レ
ベルで駆動させるために前記複数の電圧発生器各々の内
部に少なくとも一つ以上の駆動トランジスタを含み、各
々の電圧発生器内に備わった前記少なくとも一つ以上の
駆動トランジスタは、ＤＰＤモード進入及び／又は退出
時に前記複数の電圧発生器を通じて互いに異なる大きさ
の電流を提供するために他の駆動トランジスタと異なる
駆動能力を有する。
進入及び／又は退出時に各々の電圧発生器を動作電圧レ
ベルで駆動させるために前記複数の電圧発生器各々の内
部に少なくとも一つ以上の駆動トランジスタを含み、各
々の電圧発生器内に備わった前記少なくとも一つ以上の
駆動トランジスタは、ＤＰＤモード進入及び／又は退出
時に前記複数の電圧発生器を通じて互いに異なる大きさ
の電流を提供するために他の駆動トランジスタと異なる
駆動能力を有する。
【００１４】本発明の他の実施形態によれば、前記回路
は、ＤＰＤモードの進入及び／又は退出時に各々の電圧
発生器を動作電圧レベルで駆動させるために前記複数の
電圧発生器各々の内部に少なくとも一つ以上の駆動トラ
ンジスタ、及び前記複数の電圧発生器のうちの一つにあ
る少なくとも一つ以上の駆動トランジスタを優先的にタ
ーンオンさせた後に、ＤＰＤモード進入及び／又は退出
時に他の電圧発生器にある駆動トランジスタをターンオ
ンする駆動トランジスタ制御回路を含む。
は、ＤＰＤモードの進入及び／又は退出時に各々の電圧
発生器を動作電圧レベルで駆動させるために前記複数の
電圧発生器各々の内部に少なくとも一つ以上の駆動トラ
ンジスタ、及び前記複数の電圧発生器のうちの一つにあ
る少なくとも一つ以上の駆動トランジスタを優先的にタ
ーンオンさせた後に、ＤＰＤモード進入及び／又は退出
時に他の電圧発生器にある駆動トランジスタをターンオ
ンする駆動トランジスタ制御回路を含む。
【００１５】望ましい実施形態において、前記回路は、
複数のバッファを含み、前記複数のバッファの各々が対
応する電圧発生器に連結され、複数のバッファの各々
が、ＤＰＤモード進入及び／又は退出時に、前記複数の
バッファのそれぞれの遅延値によって前記複数の電圧発
生器を互いに異なる時間にターンオン／オフさせるため
のディレイを有する。ここで、前記複数のバッファは、
大きさが可変の抵抗及びキャパシタを含む。
複数のバッファを含み、前記複数のバッファの各々が対
応する電圧発生器に連結され、複数のバッファの各々
が、ＤＰＤモード進入及び／又は退出時に、前記複数の
バッファのそれぞれの遅延値によって前記複数の電圧発
生器を互いに異なる時間にターンオン／オフさせるため
のディレイを有する。ここで、前記複数のバッファは、
大きさが可変の抵抗及びキャパシタを含む。
【００１６】或いは、前記回路は、ＤＰＤモード進入及
び／又は退場時に前記複数の電圧発生器を互いに異なる
時間にターンオン／オフさせるために前記複数の電圧発
生器と連結された複数の遅延素子を含んでもよい。ここ
で、前記複数の遅延素子は、例えば、各々が固有の遅延
時間を有し直列に連結された複数のバッファであり、前
記複数の電圧発生器の各々は前記複数のバッファの複数
の出力のうち互いに異なる出力にそれぞれ連結される。
び／又は退場時に前記複数の電圧発生器を互いに異なる
時間にターンオン／オフさせるために前記複数の電圧発
生器と連結された複数の遅延素子を含んでもよい。ここ
で、前記複数の遅延素子は、例えば、各々が固有の遅延
時間を有し直列に連結された複数のバッファであり、前
記複数の電圧発生器の各々は前記複数のバッファの複数
の出力のうち互いに異なる出力にそれぞれ連結される。
【００１７】本発明を他の観点から見た方法は、半導体
メモリのパワーダウンモードへの進入及び／又は退出を
制御する方法であって、アクチブ動作区間中に前記半導
体メモリに動作電圧を提供して、ＤＰＤ区間中に動作電
圧を遮断する段階と、ＤＰＤ状態を検出して、前記半導
体メモリに前記動作電圧の提供を制御するためにＤＰＤ
信号を発正する段階と、前記半導体メモリを通じるサー
ジ電流を最大電流レベルより低いレベルに低減するため
に複数の電圧発生器を互いに異なる方法でターンオン／
オフさせる段階とを含む。ここで、前記最大電流レベル
は、例えば、前記複数の電圧発生器が実質的に同じ時間
にオフからオンに、またはオンからオフにスイッチング
される時、前記半導体メモリに流れ込む電流である。
メモリのパワーダウンモードへの進入及び／又は退出を
制御する方法であって、アクチブ動作区間中に前記半導
体メモリに動作電圧を提供して、ＤＰＤ区間中に動作電
圧を遮断する段階と、ＤＰＤ状態を検出して、前記半導
体メモリに前記動作電圧の提供を制御するためにＤＰＤ
信号を発正する段階と、前記半導体メモリを通じるサー
ジ電流を最大電流レベルより低いレベルに低減するため
に複数の電圧発生器を互いに異なる方法でターンオン／
オフさせる段階とを含む。ここで、前記最大電流レベル
は、例えば、前記複数の電圧発生器が実質的に同じ時間
にオフからオンに、またはオンからオフにスイッチング
される時、前記半導体メモリに流れ込む電流である。
【００１８】本発明を更に他の観点から見た半導体メモ
リのパワーダウンモードへの進入及び／又は退出を制御
する半導体装置は、アクチブ動作区間中に前記半導体メ
モリに動作電圧を提供して、ＤＰＤ区間中に動作電圧を
遮断する手段と、ＤＰＤ状態を検出して、前記半導体メ
モリに前記動作電圧の提供を制御するためにＤＰＤ信号
を発正する手段と、前記半導体メモリを通じるサージ電
流を最大電流レベルより低いレベルに低減するためにＤ
ＰＤモード進入／退出時に前記動作電圧の適用を制御す
る手段とを含む。
リのパワーダウンモードへの進入及び／又は退出を制御
する半導体装置は、アクチブ動作区間中に前記半導体メ
モリに動作電圧を提供して、ＤＰＤ区間中に動作電圧を
遮断する手段と、ＤＰＤ状態を検出して、前記半導体メ
モリに前記動作電圧の提供を制御するためにＤＰＤ信号
を発正する手段と、前記半導体メモリを通じるサージ電
流を最大電流レベルより低いレベルに低減するためにＤ
ＰＤモード進入／退出時に前記動作電圧の適用を制御す
る手段とを含む。
【００１９】前記制御手段は、例えば、動作電圧出力ノ
ードにバイアス電圧Ｖｃｃを供給するために第１ＤＰＤ
信号により制御される第１トランジスタ、及び接地Ｖｓ
ｓを前記動作電圧出力ノードに連結するために第２ＤＰ
Ｄ信号により制御される第２トランジスタを含み、前記
第１ＤＰＤ信号及び前記第２ＤＰＤ信号は、前記第１ト
ランジスタ及び第２トランジスタが同時にターンオンさ
れることを防止するために前記第１トランジスタ及び第
２トランジスタに選択的に提供される。
ードにバイアス電圧Ｖｃｃを供給するために第１ＤＰＤ
信号により制御される第１トランジスタ、及び接地Ｖｓ
ｓを前記動作電圧出力ノードに連結するために第２ＤＰ
Ｄ信号により制御される第２トランジスタを含み、前記
第１ＤＰＤ信号及び前記第２ＤＰＤ信号は、前記第１ト
ランジスタ及び第２トランジスタが同時にターンオンさ
れることを防止するために前記第１トランジスタ及び第
２トランジスタに選択的に提供される。
【００２０】本発明を更に他の観点から見た半導体メモ
リのパワーダウンモードへの進入及び退出を制御する方
法は、アクチブ動作区間中に前記半導体メモリに動作電
圧を提供して、ＤＰＤ区間中に動作電圧を遮断する段階
と、動作電圧出力ノードにバイアス電圧Ｖｃｃを供給す
るために第１ＤＰＤ信号により第１トランジスタを制御
する段階と、接地Ｖｓｓを前記動作電圧出力ノードに連
結するために第２ＤＰＤ信号により第２トランジスタを
制御する段階を含み、前記第１ＤＰＤ信号及び前記第２
ＤＰＤ信号は、前記第１トランジスタ及び第２トランジ
スタが同時にターンオンされることを防止するために前
記第１トランジスタ及び第２トランジスタに選択的に提
供される。
リのパワーダウンモードへの進入及び退出を制御する方
法は、アクチブ動作区間中に前記半導体メモリに動作電
圧を提供して、ＤＰＤ区間中に動作電圧を遮断する段階
と、動作電圧出力ノードにバイアス電圧Ｖｃｃを供給す
るために第１ＤＰＤ信号により第１トランジスタを制御
する段階と、接地Ｖｓｓを前記動作電圧出力ノードに連
結するために第２ＤＰＤ信号により第２トランジスタを
制御する段階を含み、前記第１ＤＰＤ信号及び前記第２
ＤＰＤ信号は、前記第１トランジスタ及び第２トランジ
スタが同時にターンオンされることを防止するために前
記第１トランジスタ及び第２トランジスタに選択的に提
供される。
【００２１】望ましくは、前記ＤＰＤ信号を遅延させた
信号である前記第１ＤＰＤ信号及び前記第２ＤＰＤ信号
は、ロジックゲートと遅延素子とを用いて生成される。
ここで、前記第２ＤＰＤ信号は、例えば、前記第１ＤＰ
Ｄ信号のローからハイへの遷移から所定の遅延をもって
ローからハイに遷移され、前記ロジックゲート及び遅延
素子は、例えば、２−入力ＮＡＮＤゲート及び２−入力
ＮＯＲゲートを含み、２−入力ＮＡＮＤゲート及び２−
入力ＮＯＲゲートの各々は、互いに異なる所定の遅延値
を有する第１遅延素子及び第２遅延素子をそれぞれ通じ
て前記ＤＰＤ信号と前記ＤＰＤ信号を遅延させた信号と
を入力として受け入れる。
信号である前記第１ＤＰＤ信号及び前記第２ＤＰＤ信号
は、ロジックゲートと遅延素子とを用いて生成される。
ここで、前記第２ＤＰＤ信号は、例えば、前記第１ＤＰ
Ｄ信号のローからハイへの遷移から所定の遅延をもって
ローからハイに遷移され、前記ロジックゲート及び遅延
素子は、例えば、２−入力ＮＡＮＤゲート及び２−入力
ＮＯＲゲートを含み、２−入力ＮＡＮＤゲート及び２−
入力ＮＯＲゲートの各々は、互いに異なる所定の遅延値
を有する第１遅延素子及び第２遅延素子をそれぞれ通じ
て前記ＤＰＤ信号と前記ＤＰＤ信号を遅延させた信号と
を入力として受け入れる。
【００２２】前記方法は、望ましくは、前記第１ＤＰＤ
信号によりターン−オン遅延を通じて少なくとも一つ以
上の第３トランジスタを制御する段階をさらに含み、前
記第１トランジスタは、ＤＰＤ退出時に前記バイアス電
圧Ｖｃｃを前記動作電圧出力ノードに供給するために前
記第１ＤＰＤ信号によりターンオンされ、前記少なくと
も一つ以上の第３トランジスタは、前記動作電圧出力ノ
ードにおける駆動能力を増加させるために前記ターンオ
ン遅延素子によるターンオン遅延の後に前記第１ＤＰＤ
信号によってターンオンされる。
信号によりターン−オン遅延を通じて少なくとも一つ以
上の第３トランジスタを制御する段階をさらに含み、前
記第１トランジスタは、ＤＰＤ退出時に前記バイアス電
圧Ｖｃｃを前記動作電圧出力ノードに供給するために前
記第１ＤＰＤ信号によりターンオンされ、前記少なくと
も一つ以上の第３トランジスタは、前記動作電圧出力ノ
ードにおける駆動能力を増加させるために前記ターンオ
ン遅延素子によるターンオン遅延の後に前記第１ＤＰＤ
信号によってターンオンされる。
【００２３】
【発明の実施の形態】本発明と本発明の動作上の利点及
び本発明の実施により達成される目的を十分に理解する
ためには、本発明の望ましい実施形態を例示する添付図
面及び添付図面に記載された内容を参照しなければなら
ない。
び本発明の実施により達成される目的を十分に理解する
ためには、本発明の望ましい実施形態を例示する添付図
面及び添付図面に記載された内容を参照しなければなら
ない。
【００２４】以下、添付した図面を参照して本発明の望
ましい実施形態を説明することによって、本発明を詳細
に説明する。各図面に提示された同じ参照符号は同じ構
成要素を示す。
ましい実施形態を説明することによって、本発明を詳細
に説明する。各図面に提示された同じ参照符号は同じ構
成要素を示す。
【００２５】本発明の望ましい実施形態によれば、電源
節約動作モードへの進入、該モードからの退出及び該モ
ード中にＤＲＡＭの内部回路を動作させるための装置及
び方法が提供される。本発明によれば、電源節約動作モ
ードからの退出及び電源節約動作モード中において漏れ
電流が低減或いは除去され、電源節約動作モードからの
退出の際に回路がターンオンされる時の急激な電流変化
の量が低減され、内部回路の誤ったトリガが防止され
る。本発明の望ましい実施形態では、半導体装置がＤＰ
Ｄモードへ進入又は該モードから退出する際に入力バッ
ファと内部電源電圧発生器とがターンオンされる時に、
急激な電流変化を減らす役割を行う。本発明の望ましい
実施形態の方法によれば、急激な電流変化は、例えば、
複数の内部電源電圧発生器のターンオンに関するセット
アップ時間を互いに異ならせること、複数の電源電圧発
生器またはバッファの駆動能力を互いに異ならせるこ
と、複数の電圧発生器またはバッファのターンオンに関
する遅延を互いに異ならせること、または、複数の電圧
発生器及びバッファのスルーレート(slew late)を互い
に異ならせることによって低減することができる。本発
明は、ＤＰＤ進入及び退出モードを例として説明され、
また、メモリ装置は、ＤＲＡＭ例として説明されている
が、スタンバイまたは電源節約モードで動作するあらゆ
るタイプの半導体メモリ装置に本発明が適用されうるこ
とを理解されたい。
節約動作モードへの進入、該モードからの退出及び該モ
ード中にＤＲＡＭの内部回路を動作させるための装置及
び方法が提供される。本発明によれば、電源節約動作モ
ードからの退出及び電源節約動作モード中において漏れ
電流が低減或いは除去され、電源節約動作モードからの
退出の際に回路がターンオンされる時の急激な電流変化
の量が低減され、内部回路の誤ったトリガが防止され
る。本発明の望ましい実施形態では、半導体装置がＤＰ
Ｄモードへ進入又は該モードから退出する際に入力バッ
ファと内部電源電圧発生器とがターンオンされる時に、
急激な電流変化を減らす役割を行う。本発明の望ましい
実施形態の方法によれば、急激な電流変化は、例えば、
複数の内部電源電圧発生器のターンオンに関するセット
アップ時間を互いに異ならせること、複数の電源電圧発
生器またはバッファの駆動能力を互いに異ならせるこ
と、複数の電圧発生器またはバッファのターンオンに関
する遅延を互いに異ならせること、または、複数の電圧
発生器及びバッファのスルーレート(slew late)を互い
に異ならせることによって低減することができる。本発
明は、ＤＰＤ進入及び退出モードを例として説明され、
また、メモリ装置は、ＤＲＡＭ例として説明されている
が、スタンバイまたは電源節約モードで動作するあらゆ
るタイプの半導体メモリ装置に本発明が適用されうるこ
とを理解されたい。
【００２６】図２は、本発明の望ましい実施形態により
ＤＰＤモードでＤＲＡＭの制御を行う装置のブロック図
である。入力バッファ５１、５２、５３、５４及び５５
は、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥのような外部
入力信号を受け入れ、それらを「ＤＰＤ検出及び制御
器」１５０に出力する。複数の内部電源電圧発生器２１
０、２２０、２３０及び２４０は、プレート電圧、内部
アレイ電源電圧、基板バイアス電圧、内部周辺電圧（ｉ
ｎｔｅｒｎａｌ ｐｅｒｉｐｈｅｒａｌ ｖｏｌｔａｇ
ｅ；ＶＩＮＴＰ）及びブースト電圧のような多様なバイ
アス電圧と基準電圧とを受け入れる。ＶＩＮＴＰは、Ｄ
ＲＡＭの他の内部電源電圧によって共有される特徴を有
する。本発明の望ましい実施形態の動作を説明するため
にＶＩＮＴＰが使われる時、このような説明がＤＲＡＭ
の他の内部電源電圧に適用されることは明らかである。
簡単にいえば、ＤＰＤ検出及び制御器１５０が、ＤＰＤ
進入モード及び退出モード（図１Ｂ及び図１Ｃ参照）を
シグナリングするために予め割当てられた信号の組み合
わせを入力バッファ５１〜５５から検出すると、様々な
入力バッファ５１〜５５と内部電源電圧発生器２１０〜
２４０とをターンオフするためにＤＰＤ命令信号ＰＤＰ
ＤＥが生成される。本発明の望ましい実施形態によれ
ば、内部電源電圧発生器２１０〜２４０の出力はＶｓｓ
または接地に落とされる。このような特性は後述され
る。入力バッファと電圧発生器とがターンオフされるこ
とによって、非常に少量の正の電流が流れて電力が維持
される。
ＤＰＤモードでＤＲＡＭの制御を行う装置のブロック図
である。入力バッファ５１、５２、５３、５４及び５５
は、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥのような外部
入力信号を受け入れ、それらを「ＤＰＤ検出及び制御
器」１５０に出力する。複数の内部電源電圧発生器２１
０、２２０、２３０及び２４０は、プレート電圧、内部
アレイ電源電圧、基板バイアス電圧、内部周辺電圧（ｉ
ｎｔｅｒｎａｌ ｐｅｒｉｐｈｅｒａｌ ｖｏｌｔａｇ
ｅ；ＶＩＮＴＰ）及びブースト電圧のような多様なバイ
アス電圧と基準電圧とを受け入れる。ＶＩＮＴＰは、Ｄ
ＲＡＭの他の内部電源電圧によって共有される特徴を有
する。本発明の望ましい実施形態の動作を説明するため
にＶＩＮＴＰが使われる時、このような説明がＤＲＡＭ
の他の内部電源電圧に適用されることは明らかである。
簡単にいえば、ＤＰＤ検出及び制御器１５０が、ＤＰＤ
進入モード及び退出モード（図１Ｂ及び図１Ｃ参照）を
シグナリングするために予め割当てられた信号の組み合
わせを入力バッファ５１〜５５から検出すると、様々な
入力バッファ５１〜５５と内部電源電圧発生器２１０〜
２４０とをターンオフするためにＤＰＤ命令信号ＰＤＰ
ＤＥが生成される。本発明の望ましい実施形態によれ
ば、内部電源電圧発生器２１０〜２４０の出力はＶｓｓ
または接地に落とされる。このような特性は後述され
る。入力バッファと電圧発生器とがターンオフされるこ
とによって、非常に少量の正の電流が流れて電力が維持
される。
【００２７】補助入力バッファ５０は、ＤＰＤ進入及び
退出をシグナリングするＣＫＥのような外部パワーダウ
ン命令信号を別途受け入れる。本発明の望ましい実施形
態によれば、ＣＫＥは、ＤＰＤ進入のためにハイからロ
ーに、ＤＰＤ退出のためにローからハイに遷移される。
パワーダウン退出命令を感知することによって、ＤＰＤ
検出及び制御器１５０は、例えば、ハイからローにＰＤ
ＰＤＥの遷移をシグナリングして入力バッファ５１〜５
５及び内部電源電圧発生器２１０〜２４０をターンオン
させ、入力バッファ５１〜５５を通る外部データの経路
を提供させるとともに内部回路４００に対してバイアス
及び基準電圧を提供させる。
退出をシグナリングするＣＫＥのような外部パワーダウ
ン命令信号を別途受け入れる。本発明の望ましい実施形
態によれば、ＣＫＥは、ＤＰＤ進入のためにハイからロ
ーに、ＤＰＤ退出のためにローからハイに遷移される。
パワーダウン退出命令を感知することによって、ＤＰＤ
検出及び制御器１５０は、例えば、ハイからローにＰＤ
ＰＤＥの遷移をシグナリングして入力バッファ５１〜５
５及び内部電源電圧発生器２１０〜２４０をターンオン
させ、入力バッファ５１〜５５を通る外部データの経路
を提供させるとともに内部回路４００に対してバイアス
及び基準電圧を提供させる。
【００２８】ＤＰＤモード中において内部電源電圧発生
器２１０〜２４０がターンオフされた状態では、内部回
路４００の回路がバイアスされず、該回路の多数のノー
ドが不特定のある電圧レベルでフローティング状態にさ
れることがある。この回路がターンオンされる時、この
不特定の電圧レベルがラッチまたは他の電圧レベルに敏
感な装置を誤ってトリガすることもある。もし電圧パル
スがこのターンオンに先立ってフローティング状態のノ
ードに印加されるならば、誤ったトリガが防止される。
自動パルス発生器３００は、補助入力バッファ５０から
ＤＰＤ退出命令を検出して、自動パルス（ａｕｔｏ ｐ
ｕｌｓｅ；ＡＰ）を発生する。ＡＰは、内部回路のター
ンオンを初期化するために内部回路４００に伝送され
る。ＡＰは、メモリ装置の内部回路４００内にあるラッ
チ回路のノードに印加される。
器２１０〜２４０がターンオフされた状態では、内部回
路４００の回路がバイアスされず、該回路の多数のノー
ドが不特定のある電圧レベルでフローティング状態にさ
れることがある。この回路がターンオンされる時、この
不特定の電圧レベルがラッチまたは他の電圧レベルに敏
感な装置を誤ってトリガすることもある。もし電圧パル
スがこのターンオンに先立ってフローティング状態のノ
ードに印加されるならば、誤ったトリガが防止される。
自動パルス発生器３００は、補助入力バッファ５０から
ＤＰＤ退出命令を検出して、自動パルス（ａｕｔｏ ｐ
ｕｌｓｅ；ＡＰ）を発生する。ＡＰは、内部回路のター
ンオンを初期化するために内部回路４００に伝送され
る。ＡＰは、メモリ装置の内部回路４００内にあるラッ
チ回路のノードに印加される。
【００２９】図３は自動パルス発生器の一例を示す。図
３に示されたように、補助入力バッファ５０によりバッ
ファリングされたＣＫＥ信号ＣＫＥＢは、一つの２−入
力ＮＯＲゲート３１０に直接印加される。これと同じＣ
ＫＥＢ信号は、ＮＯＲゲート１３０の出力によりＡＰを
発生するために、ＣＫＥＢ信号が反転されて遅延される
ように直列接続されたインバータ３２０、３２５、３３
０を通過させられる。このような自動パルス発生器は、
インバータ３２０、３２５、３３０による遅延時間に相
当するパルス幅を有するポジティブパルスを発生する。
図３に示されたようなＮＡＮＤゲート等を使用した構成
を有する回路によりローパルス（ネガティブパルス）発
生させることができることは、当業者には明らかであ
る。また、ＡＰパルスは、ＣＫＥＢ信号の代わりにＰＤ
ＰＤＥ使って発生させることもできる。
３に示されたように、補助入力バッファ５０によりバッ
ファリングされたＣＫＥ信号ＣＫＥＢは、一つの２−入
力ＮＯＲゲート３１０に直接印加される。これと同じＣ
ＫＥＢ信号は、ＮＯＲゲート１３０の出力によりＡＰを
発生するために、ＣＫＥＢ信号が反転されて遅延される
ように直列接続されたインバータ３２０、３２５、３３
０を通過させられる。このような自動パルス発生器は、
インバータ３２０、３２５、３３０による遅延時間に相
当するパルス幅を有するポジティブパルスを発生する。
図３に示されたようなＮＡＮＤゲート等を使用した構成
を有する回路によりローパルス（ネガティブパルス）発
生させることができることは、当業者には明らかであ
る。また、ＡＰパルスは、ＣＫＥＢ信号の代わりにＰＤ
ＰＤＥ使って発生させることもできる。
【００３０】図４は、パワーダウンモードへの進入及び
該モードからの退出の際にＤＲＡＭの内部電圧発生器及
びバッファを制御するための本発明の他の実施形態の装
置のブロック図を示す。この実施形態は、内部電源電圧
発生器２１０、２２０、２３０または２４０が不特定の
電圧レベルで検出された場合に、ＣＫＥを閉鎖すること
によって、ＤＰＤへの誤った進入又はＤＰＤからの誤っ
た退出を防止する方式を採用している。この実施形態に
よれば、内部電源電圧検出器２００とインタロック回路
１００は、内部電源電圧発生器２１０〜２４０の電圧出
力を検出し、ＤＰＤ退出の際に命令が受信された時にフ
ローティングまたは不特定の電圧レベルから電圧発生器
２１０〜２４０がターンオンされることを防止するため
に使われる。
該モードからの退出の際にＤＲＡＭの内部電圧発生器及
びバッファを制御するための本発明の他の実施形態の装
置のブロック図を示す。この実施形態は、内部電源電圧
発生器２１０、２２０、２３０または２４０が不特定の
電圧レベルで検出された場合に、ＣＫＥを閉鎖すること
によって、ＤＰＤへの誤った進入又はＤＰＤからの誤っ
た退出を防止する方式を採用している。この実施形態に
よれば、内部電源電圧検出器２００とインタロック回路
１００は、内部電源電圧発生器２１０〜２４０の電圧出
力を検出し、ＤＰＤ退出の際に命令が受信された時にフ
ローティングまたは不特定の電圧レベルから電圧発生器
２１０〜２４０がターンオンされることを防止するため
に使われる。
【００３１】内部電源電圧検出器２００の構成は図５に
示す通りであり、インタロック回路１００の構成は図６
に示す通りである。図４、５及び６を参照すれば、ＤＰ
Ｄ検出及び制御器１５０は、ＤＰＤモードへの進入及び
該モードからの退出の際の遷移、例えば、ＤＰＤ進入モ
ードのためのローからハイへのＰＤＰＤＥシグナリング
と、ＤＰＤ退出モードのためのハイからローへのシグナ
リングとのために、入力バッファ５１〜５５と内部電圧
発生器２１０〜２４０とに供給される制御信号ＰＤＰＤ
Ｅを発生する。ＰＤＰＤＥ信号は、回路がＤＰＤモード
に進入した時（ローからハイにＰＤＰＤＥが遷移された
時）に内部電源電圧検出器２００をターンオンするため
に図５に示された回路のトランジスタＭＰ２、ＭＰ３及
びＭＮ２に供給される。ＰＤＰＤＥがハイの時にトラン
ジスタＭＰ２及びＭＮ２はターンオンされて、バイアス
電圧がトランジスタ８５を通じてトランジスタ８４に提
供され、トランジスタＭＮ２を通じてＶｓｓに提供され
る。トランジスタＭＰ３はＰＤＰＤＥ信号がハイの時に
ターンオフ状態を維持する。したがって、トランジスタ
８４の出力によりノード１（ＮＯＤＥ１）がフローティ
ング状態にされる。
示す通りであり、インタロック回路１００の構成は図６
に示す通りである。図４、５及び６を参照すれば、ＤＰ
Ｄ検出及び制御器１５０は、ＤＰＤモードへの進入及び
該モードからの退出の際の遷移、例えば、ＤＰＤ進入モ
ードのためのローからハイへのＰＤＰＤＥシグナリング
と、ＤＰＤ退出モードのためのハイからローへのシグナ
リングとのために、入力バッファ５１〜５５と内部電圧
発生器２１０〜２４０とに供給される制御信号ＰＤＰＤ
Ｅを発生する。ＰＤＰＤＥ信号は、回路がＤＰＤモード
に進入した時（ローからハイにＰＤＰＤＥが遷移された
時）に内部電源電圧検出器２００をターンオンするため
に図５に示された回路のトランジスタＭＰ２、ＭＰ３及
びＭＮ２に供給される。ＰＤＰＤＥがハイの時にトラン
ジスタＭＰ２及びＭＮ２はターンオンされて、バイアス
電圧がトランジスタ８５を通じてトランジスタ８４に提
供され、トランジスタＭＮ２を通じてＶｓｓに提供され
る。トランジスタＭＰ３はＰＤＰＤＥ信号がハイの時に
ターンオフ状態を維持する。したがって、トランジスタ
８４の出力によりノード１（ＮＯＤＥ１）がフローティ
ング状態にされる。
【００３２】代表の内部電源電圧発生器（例えば、２１
０）の出力であるＶＩＮＴＰはトランジスタ８４の入力
に供給される。トランジスタ８４は、ＶＩＮＴＰがロー
になる時にターンオンされる。このような構成におい
て、内部電源電圧発生器の出力ＶＩＮＴＰがローであ
り、ＤＰＤモード中にＰＤＰＤＥがハイの時、ノード１
の電位はＶｓｓまたは接地に落ちて、内部電源電圧発生
器２００の出力ＰＤＰＤＨＢはローになる。ＶＩＮＴＰ
がハイでありＰＤＰＤＥがハイである時、ノード１の電
圧レベル、すなわち、トランジスタ８４の出力はＶＩＮ
ＴＰの電圧レベルに依存するトランジスタ８４の状態に
依存して不特定になる。回路がＤＰＤモードから退出す
ると、ＰＤＰＤＥ信号はローになり、トランジスタＭＰ
２及びＭＮ２はターンオンされ、トランジスタ８４はバ
イアスされなくなる。このときトランジスタＭＰ３はノ
ード１をハイレベル、すなわち、外部バイアス電圧Ｖｃ
ｃの電位に引き上げるためにターンオンされる。
０）の出力であるＶＩＮＴＰはトランジスタ８４の入力
に供給される。トランジスタ８４は、ＶＩＮＴＰがロー
になる時にターンオンされる。このような構成におい
て、内部電源電圧発生器の出力ＶＩＮＴＰがローであ
り、ＤＰＤモード中にＰＤＰＤＥがハイの時、ノード１
の電位はＶｓｓまたは接地に落ちて、内部電源電圧発生
器２００の出力ＰＤＰＤＨＢはローになる。ＶＩＮＴＰ
がハイでありＰＤＰＤＥがハイである時、ノード１の電
圧レベル、すなわち、トランジスタ８４の出力はＶＩＮ
ＴＰの電圧レベルに依存するトランジスタ８４の状態に
依存して不特定になる。回路がＤＰＤモードから退出す
ると、ＰＤＰＤＥ信号はローになり、トランジスタＭＰ
２及びＭＮ２はターンオンされ、トランジスタ８４はバ
イアスされなくなる。このときトランジスタＭＰ３はノ
ード１をハイレベル、すなわち、外部バイアス電圧Ｖｃ
ｃの電位に引き上げるためにターンオンされる。
【００３３】図６を参照すれば、インタロック回路１０
０は、誤ったＤＰＤ退場を防止するために使われる。内
部電源電圧検出器２００の出力ＰＤＰＤＨＢは、ＮＡＮ
Ｄゲート７１とクロスカップルされたＮＡＮＤゲート７
２に印加される。ＮＡＮＤゲート７１は、その入力端子
で補助バッファ５０（図４参照）から出力されるＣＫＥ
Ｂを受け入れる。ＣＫＥＢは、ＤＰＤ進入または退出を
シグナリングするために使われるＣＫＥをバッファリン
グした信号である。ＤＰＤモード中にＣＫＥＢ信号はロ
ーになる。ノード２（Ｎｏｄｅ２）すなわちゲート７１
の出力がハイになり、クロスカップルされたゲート７２
の出力がハイになれば、ゲート７２がイネーブルされ
る。ＰＤＰＤＨＢがハイになれば、ゲート７２の二つの
入力はハイになり、ＮＡＮＤゲート７１の入力に印加さ
れるノード３（Ｎｏｄｅ３）がローになって、ＮＡＮＤ
ゲート７１がディセーブルされ、ＣＫＥＢのレベルに関
係なくノード２がハイになる。したがって、意図しない
ＣＫＥＢ信号によるＤＰＤ退出のトリガが防止される。
ＰＤＰＤＨＢ信号がローになるとＣＫＥＢ信号がゲート
７１を通過する。すなわち、ＰＤＰＤＨＢ信号がローに
なると、ローまたはハイレベルにあるＣＫＥＢ信号がノ
ード２に伝送されるようになる。ローレベルのＣＫＥＢ
信号はＤＰＤ退出命令に従って生成される。ＣＫＥＢ信
号がインタロック回路１００を通過するまでＰＤＰＤＥ
信号の発生をディセーブルするために、インタロック回
路の出力ＰＤＰＤ＿ＥＸＩＴがＤＰＤ検出及び制御器１
５０と連結される。
０は、誤ったＤＰＤ退場を防止するために使われる。内
部電源電圧検出器２００の出力ＰＤＰＤＨＢは、ＮＡＮ
Ｄゲート７１とクロスカップルされたＮＡＮＤゲート７
２に印加される。ＮＡＮＤゲート７１は、その入力端子
で補助バッファ５０（図４参照）から出力されるＣＫＥ
Ｂを受け入れる。ＣＫＥＢは、ＤＰＤ進入または退出を
シグナリングするために使われるＣＫＥをバッファリン
グした信号である。ＤＰＤモード中にＣＫＥＢ信号はロ
ーになる。ノード２（Ｎｏｄｅ２）すなわちゲート７１
の出力がハイになり、クロスカップルされたゲート７２
の出力がハイになれば、ゲート７２がイネーブルされ
る。ＰＤＰＤＨＢがハイになれば、ゲート７２の二つの
入力はハイになり、ＮＡＮＤゲート７１の入力に印加さ
れるノード３（Ｎｏｄｅ３）がローになって、ＮＡＮＤ
ゲート７１がディセーブルされ、ＣＫＥＢのレベルに関
係なくノード２がハイになる。したがって、意図しない
ＣＫＥＢ信号によるＤＰＤ退出のトリガが防止される。
ＰＤＰＤＨＢ信号がローになるとＣＫＥＢ信号がゲート
７１を通過する。すなわち、ＰＤＰＤＨＢ信号がローに
なると、ローまたはハイレベルにあるＣＫＥＢ信号がノ
ード２に伝送されるようになる。ローレベルのＣＫＥＢ
信号はＤＰＤ退出命令に従って生成される。ＣＫＥＢ信
号がインタロック回路１００を通過するまでＰＤＰＤＥ
信号の発生をディセーブルするために、インタロック回
路の出力ＰＤＰＤ＿ＥＸＩＴがＤＰＤ検出及び制御器１
５０と連結される。
【００３４】前記回路がＤＰＤモードから退出する時、
バイアス及び基準電圧をＤＲＡＭの内部回路に供給する
ために、内部バッファと電圧発生器がターンオンされ
る。幾つかの例において、バイアス及び基準電圧が印加
される時に意図しないＤＣ経路が存在して過度な電流が
流れることがありうる。例えば、図１の従来の技術を参
照すれば、パワーダウン命令ＰＢＰＵＢがローからハイ
になる時、トランジスタＭＮ０がターンオンされている
間にトランジスタＭＰ０がターンオフされる。これによ
り瞬間的に二つのトランジスタＭＰ０、ＭＮ０が導電す
る。この時、もしＭＰ１がターンオンされれば、ＭＰ
０、ＭＰ１及びＭＮ０を通過するＶｃｃから接地への電
流経路が形成される。ＭＰ０が完全にターンオフされる
まで過度電流が流れることがある。同様に、パワーダウ
ンモードに進入する時にＰＢＰＵＢはハイからローにな
り、トランジスタＭＮ０が完全にターンオフされる前に
トランジスタＭＰ０がターンオンされ、ＭＰ１を通じて
ＶｃｃからＶｓｓに電流が流れることがありうる。
バイアス及び基準電圧をＤＲＡＭの内部回路に供給する
ために、内部バッファと電圧発生器がターンオンされ
る。幾つかの例において、バイアス及び基準電圧が印加
される時に意図しないＤＣ経路が存在して過度な電流が
流れることがありうる。例えば、図１の従来の技術を参
照すれば、パワーダウン命令ＰＢＰＵＢがローからハイ
になる時、トランジスタＭＮ０がターンオンされている
間にトランジスタＭＰ０がターンオフされる。これによ
り瞬間的に二つのトランジスタＭＰ０、ＭＮ０が導電す
る。この時、もしＭＰ１がターンオンされれば、ＭＰ
０、ＭＰ１及びＭＮ０を通過するＶｃｃから接地への電
流経路が形成される。ＭＰ０が完全にターンオフされる
まで過度電流が流れることがある。同様に、パワーダウ
ンモードに進入する時にＰＢＰＵＢはハイからローにな
り、トランジスタＭＮ０が完全にターンオフされる前に
トランジスタＭＰ０がターンオンされ、ＭＰ１を通じて
ＶｃｃからＶｓｓに電流が流れることがありうる。
【００３５】図７は、ＤＰＤモードに進入する時及び該
モードから退出する時に、過度電流の流れまたは誤った
トリガなしに電圧発生器をターンオン及びターンオフさ
せるための内部電源電圧発生器に適用できる回路を示
す。
モードから退出する時に、過度電流の流れまたは誤った
トリガなしに電圧発生器をターンオン及びターンオフさ
せるための内部電源電圧発生器に適用できる回路を示
す。
【００３６】図８は、図７の回路に印加するためにＤＰ
Ｄ命令信号をＰＤＰＤＥ０とＰＤＰＤＥ１とに分離する
回路を示す。図７及び図８の動作は、トランジスタＭＰ
４及びＭＮ４が同時にターンオンされないようにする。
図９は、図８に示された回路によってＰＤＰＤＥ信号か
らＰＤＰＤＥ０及びＰＤＰＤＥ１信号が生成されるタイ
ミングを示している。図８及び図９を参照すれば、ＰＤ
ＰＤＥ命令信号は、ディレイ１０１及び１０２を通じて
２−入力ＮＯＲゲート１０３及び２−入力ＮＡＮＤゲー
ト１０４に各々印加される。ＰＤＰＤＥのローからハイ
に遷移する時、ＮＯＲゲート１０３の出力はハイからロ
ーに直ちに変化し、インバータ１０５を通じて出力され
るＰＤＰＤＥ０のローからハイに直ちに変化する。ＮＡ
ＮＤゲート１０４は、ローレベルを出力にするためには
２つの入力が共にハイレベルでなければならないので、
ＮＡＮＤゲート１０４の第２入力においてローからハイ
への遷移がディレイ１０２を通じて発生するまでは、イ
ンバータ１０６を通じて出力されるＰＤＰＤＥ１のロー
からハイへの遷移は起こらない。したがって、ローから
ハイへのＰＤＰＤＥ１の遷移は、少なくともディレイ１
０２の遅延時間の分だけＰＤＰＤＥ０の後に起こる。反
対に、ＰＤＰＤＥがハイからローになる時、ＮＡＮＤゲ
ート１０４の出力はローからハイになり、インバータ１
０６を通じて出力されるＰＤＰＤＥ１がハイからローに
なる。ＰＤＰＤＥ０は、ＮＯＲゲート１０３の二つの入
力がローである時にのみハイからローになる。ＰＤＰＤ
Ｅ０のハイからローへの遷移は、少なくともディレイ１
０１の遅延時間の分だけＰＤＰＤＥ１の後に起こる。
Ｄ命令信号をＰＤＰＤＥ０とＰＤＰＤＥ１とに分離する
回路を示す。図７及び図８の動作は、トランジスタＭＰ
４及びＭＮ４が同時にターンオンされないようにする。
図９は、図８に示された回路によってＰＤＰＤＥ信号か
らＰＤＰＤＥ０及びＰＤＰＤＥ１信号が生成されるタイ
ミングを示している。図８及び図９を参照すれば、ＰＤ
ＰＤＥ命令信号は、ディレイ１０１及び１０２を通じて
２−入力ＮＯＲゲート１０３及び２−入力ＮＡＮＤゲー
ト１０４に各々印加される。ＰＤＰＤＥのローからハイ
に遷移する時、ＮＯＲゲート１０３の出力はハイからロ
ーに直ちに変化し、インバータ１０５を通じて出力され
るＰＤＰＤＥ０のローからハイに直ちに変化する。ＮＡ
ＮＤゲート１０４は、ローレベルを出力にするためには
２つの入力が共にハイレベルでなければならないので、
ＮＡＮＤゲート１０４の第２入力においてローからハイ
への遷移がディレイ１０２を通じて発生するまでは、イ
ンバータ１０６を通じて出力されるＰＤＰＤＥ１のロー
からハイへの遷移は起こらない。したがって、ローから
ハイへのＰＤＰＤＥ１の遷移は、少なくともディレイ１
０２の遅延時間の分だけＰＤＰＤＥ０の後に起こる。反
対に、ＰＤＰＤＥがハイからローになる時、ＮＡＮＤゲ
ート１０４の出力はローからハイになり、インバータ１
０６を通じて出力されるＰＤＰＤＥ１がハイからローに
なる。ＰＤＰＤＥ０は、ＮＯＲゲート１０３の二つの入
力がローである時にのみハイからローになる。ＰＤＰＤ
Ｅ０のハイからローへの遷移は、少なくともディレイ１
０１の遅延時間の分だけＰＤＰＤＥ１の後に起こる。
【００３７】図７を参照すれば、ＤＰＤモード（ＰＤＰ
ＤＥがローからハイになる）の間、トランジスタＭＰ４
に印加されるＰＤＰＤＥ０とトランジスタＭＮ４に印加
されるＰＤＰＤＥ１によって制御される内部電源電圧発
生器は、内部電源電圧発生器をターンオフするためのＰ
ＭＯＳトランジスタＭＰ４を通じてターンオフされる。
そして、ＰＤＰＤＥ０がハイになった後にハイになるＰ
ＤＰＤＥ１によって、ＮＭＯＳトランジスタＭＮ４は、
ＭＰ２がターンオフされた後にのみターンオンされる。
その結果、Ｖｃｃがカットオフされる。内部電源電圧は
Ｖｓｓに落ちて、ＭＰ４を通じてＶｓｓに電流が流れな
くなる。ＤＰＤ退出モード中にＰＤＰＤＥはハイからロ
ーになり、ＰＤＰＤＥ１はＰＤＰＤＥ０がローになる前
にローになる（図９参照）。トランジスタＭＮ４は、バ
イアス電圧を前記回路に提供して、一般的な動作のため
の内部電源電圧モードを許容するためにトランジスタＭ
Ｐ４がターンオンされる前にＰＤＰＤＥ１によりターン
オフされる。図７及び図８に示された回路は、ＤＰＤ進
入及び退出動作中において、あらゆる一時的（過渡的）
なＤＣ経路の形成（すなわち、図７の回路にあるＶｃｃ
とＶｓｓとの間に電流が流れること）を防止することが
理解される。
ＤＥがローからハイになる）の間、トランジスタＭＰ４
に印加されるＰＤＰＤＥ０とトランジスタＭＮ４に印加
されるＰＤＰＤＥ１によって制御される内部電源電圧発
生器は、内部電源電圧発生器をターンオフするためのＰ
ＭＯＳトランジスタＭＰ４を通じてターンオフされる。
そして、ＰＤＰＤＥ０がハイになった後にハイになるＰ
ＤＰＤＥ１によって、ＮＭＯＳトランジスタＭＮ４は、
ＭＰ２がターンオフされた後にのみターンオンされる。
その結果、Ｖｃｃがカットオフされる。内部電源電圧は
Ｖｓｓに落ちて、ＭＰ４を通じてＶｓｓに電流が流れな
くなる。ＤＰＤ退出モード中にＰＤＰＤＥはハイからロ
ーになり、ＰＤＰＤＥ１はＰＤＰＤＥ０がローになる前
にローになる（図９参照）。トランジスタＭＮ４は、バ
イアス電圧を前記回路に提供して、一般的な動作のため
の内部電源電圧モードを許容するためにトランジスタＭ
Ｐ４がターンオンされる前にＰＤＰＤＥ１によりターン
オフされる。図７及び図８に示された回路は、ＤＰＤ進
入及び退出動作中において、あらゆる一時的（過渡的）
なＤＣ経路の形成（すなわち、図７の回路にあるＶｃｃ
とＶｓｓとの間に電流が流れること）を防止することが
理解される。
【００３８】ＤＰＤモードへの進入及び該モードからの
退出を行う回路についての他の考慮は急激な電流変化に
関するものである。回路がパワーダウンされる時又はＤ
ＰＤモードにある時、入力バッファと内部電源電圧発生
器とがターンオフされ、最小の電流が前記回路を通じて
流れる。回路がＤＰＤモードから退出する時、ＤＰＤモ
ード中にオフ状態が維持されていた入力バッファと内部
電源電圧発生器とが実質的に同時にターンオンされて、
急激な電流変化が誘発される。これはバッテリに激しい
負荷を与えて、半導体メモリ装置の内部回路が動作不能
な状態にする可能性もある。本発明の望ましい実施形態
は、半導体メモリ装置がＤＰＤモードへ進入する時及び
退出する時、入力バッファと内部電源電圧発生器とがタ
ーンオンされる場合の急激な電流変化を低減する機能を
有する。本発明の望ましい実施形態によれば、急激な電
流の変化は、例えば、複数の内部電源電圧発生器のター
ンオンに関するセットアップタイム互いに異ならせるこ
と、複数の内部電源電圧発生器またはバッファの駆動能
力互いに異ならせること、複数の電圧発生器またはバッ
ファのターンオン遅延互いに異ならせること、または、
複数の電圧発生器及び入力バッファのスルーレート互い
に異ならせることによって低減することができる。
退出を行う回路についての他の考慮は急激な電流変化に
関するものである。回路がパワーダウンされる時又はＤ
ＰＤモードにある時、入力バッファと内部電源電圧発生
器とがターンオフされ、最小の電流が前記回路を通じて
流れる。回路がＤＰＤモードから退出する時、ＤＰＤモ
ード中にオフ状態が維持されていた入力バッファと内部
電源電圧発生器とが実質的に同時にターンオンされて、
急激な電流変化が誘発される。これはバッテリに激しい
負荷を与えて、半導体メモリ装置の内部回路が動作不能
な状態にする可能性もある。本発明の望ましい実施形態
は、半導体メモリ装置がＤＰＤモードへ進入する時及び
退出する時、入力バッファと内部電源電圧発生器とがタ
ーンオンされる場合の急激な電流変化を低減する機能を
有する。本発明の望ましい実施形態によれば、急激な電
流の変化は、例えば、複数の内部電源電圧発生器のター
ンオンに関するセットアップタイム互いに異ならせるこ
と、複数の内部電源電圧発生器またはバッファの駆動能
力互いに異ならせること、複数の電圧発生器またはバッ
ファのターンオン遅延互いに異ならせること、または、
複数の電圧発生器及び入力バッファのスルーレート互い
に異ならせることによって低減することができる。
【００３９】図１０は、内部電源電圧発生器の駆動セッ
トアップを変化させるための一実施形態を説明する図面
である。図１０を参照すれば、半導体メモリ装置がＤＰ
Ｄモードにある時、ＰＤＰＤＥはハイになり、その派生
信号ＰＤＰＤＥ０及びＰＤＰＤＥ１もハイになる。トラ
ンジスタ１１５は、ＶＩＮＴＰをＶｓｓにプルダウンす
るためにターンオンされる。トランジスタ１１３及び１
１４がターンオフされた状態を維持できるようにトラン
ジスタ１１３及び１１４のゲートをＶｃｃにプルアップ
するためにトランジスタ１１７がターンオンされる。Ｄ
ＰＤ退出命令が検出されると（ＰＤＰＤＥ０及びＰＤＰ
ＤＥ１がハイからローになる）、トランジスタ１１７が
ターンオフされ、トランジスタ１１５がターンオフされ
る。内部電源電圧発生器が発生した内部基準電源電圧
は、ノードＮ１０をＶｓｓにプルダウンするためにトラ
ンジスタＴＸ１０、ＴＸ１１及びＴＸ１２をターンオン
させるために提供される。トランジスタ１１４（ドライ
バ１）は、ＶＩＮＴＰをＶｃｃに駆動するためにターン
オンされる。トランジスタ１１２は、トランジスタ１１
４のターンオンの後にトランジスタ１１２をターンオン
させるために、ＰＤＰＤＥ０を遅延させた信号をゲート
入力として受け入れる。トランジスタ１１２のターンオ
ン時、ＶＩＮＴＰでより多くの駆動能力を提供するため
にトランジスタ１１３がバイアスされる。トランジスタ
１１４のサイズを変更すること及びトランジスタ１１３
を追加することにより半導体メモリ装置の内部回路４０
０に提供されるＶＩＮＴＰのターンオンレートを変更す
ることができる。したがって、各内部電源電圧発生器に
他の内部電源電圧発生器と異なるサイズのドライバ（例
えば、トランジスタ１１４）を配置することにより、半
導体メモリ装置の内部回路４００の種々の位置或いはブ
ロックに提供される内部電源電圧を互いに異なるレート
(rate)でターンオンさせることができる。本発明の一実
施形態による内部回路４００をバイアスする上記のよう
な様々なレートは、ＤＰＤから退出する際の急激な電流
変化を低減する役割を果たす。
トアップを変化させるための一実施形態を説明する図面
である。図１０を参照すれば、半導体メモリ装置がＤＰ
Ｄモードにある時、ＰＤＰＤＥはハイになり、その派生
信号ＰＤＰＤＥ０及びＰＤＰＤＥ１もハイになる。トラ
ンジスタ１１５は、ＶＩＮＴＰをＶｓｓにプルダウンす
るためにターンオンされる。トランジスタ１１３及び１
１４がターンオフされた状態を維持できるようにトラン
ジスタ１１３及び１１４のゲートをＶｃｃにプルアップ
するためにトランジスタ１１７がターンオンされる。Ｄ
ＰＤ退出命令が検出されると（ＰＤＰＤＥ０及びＰＤＰ
ＤＥ１がハイからローになる）、トランジスタ１１７が
ターンオフされ、トランジスタ１１５がターンオフされ
る。内部電源電圧発生器が発生した内部基準電源電圧
は、ノードＮ１０をＶｓｓにプルダウンするためにトラ
ンジスタＴＸ１０、ＴＸ１１及びＴＸ１２をターンオン
させるために提供される。トランジスタ１１４（ドライ
バ１）は、ＶＩＮＴＰをＶｃｃに駆動するためにターン
オンされる。トランジスタ１１２は、トランジスタ１１
４のターンオンの後にトランジスタ１１２をターンオン
させるために、ＰＤＰＤＥ０を遅延させた信号をゲート
入力として受け入れる。トランジスタ１１２のターンオ
ン時、ＶＩＮＴＰでより多くの駆動能力を提供するため
にトランジスタ１１３がバイアスされる。トランジスタ
１１４のサイズを変更すること及びトランジスタ１１３
を追加することにより半導体メモリ装置の内部回路４０
０に提供されるＶＩＮＴＰのターンオンレートを変更す
ることができる。したがって、各内部電源電圧発生器に
他の内部電源電圧発生器と異なるサイズのドライバ（例
えば、トランジスタ１１４）を配置することにより、半
導体メモリ装置の内部回路４００の種々の位置或いはブ
ロックに提供される内部電源電圧を互いに異なるレート
(rate)でターンオンさせることができる。本発明の一実
施形態による内部回路４００をバイアスする上記のよう
な様々なレートは、ＤＰＤから退出する際の急激な電流
変化を低減する役割を果たす。
【００４０】他の方法として、内部電源電圧発生器のタ
ーンオンを変化させることにより内部電源電圧のターン
オンを変化させる方法を説明する。本発明の一実施形態
によれば、ＤＰＤ命令信号ＰＤＰＤＥを遅延させて当該
命令が各内部電源電圧発生器に到着する時刻を他の内部
電源電圧発生器と異なるようにする。その結果、複数の
内部電源電圧発生器が様々な時間にターンオンされる。
図１１及び図１２は、ＰＤＰＤＥの到着時間を変化させ
る実施形態を説明する図面である。図１１を参照すれ
ば、ＰＤＰＤＥは１２１のようなインバータ／増幅器を
通じて内部電源電圧発生器２１０、２２０、２３０及び
２４０に伝送される。内部電源電圧発生器２１０、２２
０、２３０及び２４０に印加される信号Ｓ１、Ｓ２、
…、ＳＮの速度は抵抗Ｒ１、Ｒ２、…、ＲＮとキャパシ
タＣ１、Ｃ２、…、ＣＮとのサイズを変更することによ
り個別的に調節することができる。各インバータ／増幅
器に適用するＲＣ時定数を他のインバータ／増幅器に適
用するものと異ならせることにより、内部電源電圧発生
器２１０、２２０、２３０及び２４０への信号Ｓ１、Ｓ
２、…、ＳＮの到着時間を変化させることができる。し
たがって、複数の内部電源電圧発生器が様々な時間にタ
ーンオン／オフされる。
ーンオンを変化させることにより内部電源電圧のターン
オンを変化させる方法を説明する。本発明の一実施形態
によれば、ＤＰＤ命令信号ＰＤＰＤＥを遅延させて当該
命令が各内部電源電圧発生器に到着する時刻を他の内部
電源電圧発生器と異なるようにする。その結果、複数の
内部電源電圧発生器が様々な時間にターンオンされる。
図１１及び図１２は、ＰＤＰＤＥの到着時間を変化させ
る実施形態を説明する図面である。図１１を参照すれ
ば、ＰＤＰＤＥは１２１のようなインバータ／増幅器を
通じて内部電源電圧発生器２１０、２２０、２３０及び
２４０に伝送される。内部電源電圧発生器２１０、２２
０、２３０及び２４０に印加される信号Ｓ１、Ｓ２、
…、ＳＮの速度は抵抗Ｒ１、Ｒ２、…、ＲＮとキャパシ
タＣ１、Ｃ２、…、ＣＮとのサイズを変更することによ
り個別的に調節することができる。各インバータ／増幅
器に適用するＲＣ時定数を他のインバータ／増幅器に適
用するものと異ならせることにより、内部電源電圧発生
器２１０、２２０、２３０及び２４０への信号Ｓ１、Ｓ
２、…、ＳＮの到着時間を変化させることができる。し
たがって、複数の内部電源電圧発生器が様々な時間にタ
ーンオン／オフされる。
【００４１】図１２を参照すれば、ＰＤＰＤＥは各々が
固有の遅延を有する一連のバッファ１２６、１２７、１
２８、１２９を通じて供給される。Ｓ１、Ｓ２、Ｓ３、
…、ＳＮ信号は、各々の電源電圧発生器２１０、２２
０、…、２４０に印加される。それぞれの内部電源電圧
発生器に印加される信号を互いに異ならせるようにバッ
ファ１２６、１２７、…、１２９の出力を選択すること
により、複数の内部電源電圧発生器を様々な時間にター
ンオンさせる。
固有の遅延を有する一連のバッファ１２６、１２７、１
２８、１２９を通じて供給される。Ｓ１、Ｓ２、Ｓ３、
…、ＳＮ信号は、各々の電源電圧発生器２１０、２２
０、…、２４０に印加される。それぞれの内部電源電圧
発生器に印加される信号を互いに異ならせるようにバッ
ファ１２６、１２７、…、１２９の出力を選択すること
により、複数の内部電源電圧発生器を様々な時間にター
ンオンさせる。
【００４２】本発明の更に他の実施形態によれば、ＤＲ
ＡＭのような半導体メモリ装置がＤＰＤモードに置かれ
る時、内部電源電圧発生器から出力されて半導体装置の
内部回路４００に印加される電圧は、典型的には接地ま
たはＶｓｓにプルダウンされる。特定の場合において、
ＤＰＤモード中にＶｓｓと全く異なる所定の電圧レベル
で内部回路４００の特定位置を維持する利点があるかも
しれない。例えば、パワーダウンモード中に常に周辺回
路またはブースト回路に所定の電圧レベルを維持させる
ことによって、影響を受ける回路を接地からターンオン
する必要をなくすこと、又は、非常に速い速度でターン
オンすることができるという利点がある。図１３及び図
１４は、内部回路４００に電圧ＶＩＮＴＰを提供するた
めの本発明の一実施形態を示すものである。図１３を参
照すれば、本発明の一実施形態では、ＶＩＮＴＰを所定
の電圧レベルに維持するために、ＰＤＰＤＥがインバー
タ１３１を通じてトランジスタ１３２に印加される。イ
ンバータ１３１を通じてトランジスタ１３２は外部電源
電圧Ｖｃｃによりバイアスされる。パワーダウンモード
中にＰＤＰＤＥがハイになってトランジスタ１３２がタ
ーンオンされることによって、Ｖｃｃがトランジスタ１
３４のゲートに入力されてトランジスタ１３４がターン
オンされる。電位ＶＩＮＴＰは、所定レベルになるよう
にＶｃｃに対してプルアップされる。ＤＰＤモード中に
このようなレベルが維持される。ＶＩＮＴＰの所定レベ
ルは、Ｖｃｃからダイオードとして動作するトランジス
タ１３４のスレショルド分の電圧降下とトーンオンされ
ているトランジスタ１３２における電圧降下とを引いた
電圧レベルである。トランジスタ１３３は、ダイオード
のスレショルド電圧に相当する電圧降下を更に提供する
ために連結されている。必要時には、トランジスタ１１
３に並列に連結されたヒューズが切断される。メタルラ
イン連結が、電圧レベルＶＩＮＴＰを変化させるため
に、このようなヒューズの代わりとして使われうる。半
導体メモリ装置がＤＰＤモードから退出する時、ＰＤＰ
ＤＥはハイからローになり、トランジスタ１３２及びト
ランジスタ１３４がターンオフされる。内部電源電圧は
その出力端（ＶＩＮＴＰ）をフローティング状態にし、
内部電源電圧発生器２１０、２２０、…、２４０のうち
いずれか一つから提供される電圧が正規動作レベルで動
作するために該出力端（ＶＩＮＴＰ）に印加される。
ＡＭのような半導体メモリ装置がＤＰＤモードに置かれ
る時、内部電源電圧発生器から出力されて半導体装置の
内部回路４００に印加される電圧は、典型的には接地ま
たはＶｓｓにプルダウンされる。特定の場合において、
ＤＰＤモード中にＶｓｓと全く異なる所定の電圧レベル
で内部回路４００の特定位置を維持する利点があるかも
しれない。例えば、パワーダウンモード中に常に周辺回
路またはブースト回路に所定の電圧レベルを維持させる
ことによって、影響を受ける回路を接地からターンオン
する必要をなくすこと、又は、非常に速い速度でターン
オンすることができるという利点がある。図１３及び図
１４は、内部回路４００に電圧ＶＩＮＴＰを提供するた
めの本発明の一実施形態を示すものである。図１３を参
照すれば、本発明の一実施形態では、ＶＩＮＴＰを所定
の電圧レベルに維持するために、ＰＤＰＤＥがインバー
タ１３１を通じてトランジスタ１３２に印加される。イ
ンバータ１３１を通じてトランジスタ１３２は外部電源
電圧Ｖｃｃによりバイアスされる。パワーダウンモード
中にＰＤＰＤＥがハイになってトランジスタ１３２がタ
ーンオンされることによって、Ｖｃｃがトランジスタ１
３４のゲートに入力されてトランジスタ１３４がターン
オンされる。電位ＶＩＮＴＰは、所定レベルになるよう
にＶｃｃに対してプルアップされる。ＤＰＤモード中に
このようなレベルが維持される。ＶＩＮＴＰの所定レベ
ルは、Ｖｃｃからダイオードとして動作するトランジス
タ１３４のスレショルド分の電圧降下とトーンオンされ
ているトランジスタ１３２における電圧降下とを引いた
電圧レベルである。トランジスタ１３３は、ダイオード
のスレショルド電圧に相当する電圧降下を更に提供する
ために連結されている。必要時には、トランジスタ１１
３に並列に連結されたヒューズが切断される。メタルラ
イン連結が、電圧レベルＶＩＮＴＰを変化させるため
に、このようなヒューズの代わりとして使われうる。半
導体メモリ装置がＤＰＤモードから退出する時、ＰＤＰ
ＤＥはハイからローになり、トランジスタ１３２及びト
ランジスタ１３４がターンオフされる。内部電源電圧は
その出力端（ＶＩＮＴＰ）をフローティング状態にし、
内部電源電圧発生器２１０、２２０、…、２４０のうち
いずれか一つから提供される電圧が正規動作レベルで動
作するために該出力端（ＶＩＮＴＰ）に印加される。
【００４３】図１４を参照すれば、ＤＰＤモード中にあ
らかじめ決まったブースト電圧を提供するための本発明
の望ましい実施形態による回路が提供される。図１３と
類似し、ＤＰＤモード中にＰＤＰＤＥがハイの時にトラ
ンジスタ１３６はターンオンされる。内部回路４００内
でブースト回路に提供される内部ブースト電圧Ｖｐｐ
は、ダイオード構造で連結されたトランジスタ１３８を
通じて外部電源電圧Ｖｃｃに対してプルアップされる。
トランジスタ１３８は望ましくはＮＭＯＳトランジスタ
で構成される。トランジスタ１３７は、ブースト電圧Ｖ
ｐｐレベルを更に電圧調整する機能を提供する。必要時
には、トランジスタ１３７に並列に連結されたヒューズ
が、トランジスタ１３７のスレショルド電圧と同じもう
一つの電圧降下を提供するために切断される。ここで、
前記メタルラインがヒューズの代わりに使われうること
は明らかである。半導体装置がＤＰＤモードから退出す
る時、ＰＤＰＤＥはローになり、トランジスタ１３６及
び１３８はターンオフされＶｐｐがフローティング状態
にされる。そして、正規動作レベルでＶｐｐを提供する
ために内部電源電圧発生器のうち一つから供給される電
圧によってＶｐｐが駆動される。したがって、内部電源
電圧発生器は、他の内部電源電圧発生器がターンオフさ
れてパワーダウンモードで電圧がＶｓｓにプルダウンさ
れている間にあらかじめ決まったレベルを維持するため
に選択的に構成される。
らかじめ決まったブースト電圧を提供するための本発明
の望ましい実施形態による回路が提供される。図１３と
類似し、ＤＰＤモード中にＰＤＰＤＥがハイの時にトラ
ンジスタ１３６はターンオンされる。内部回路４００内
でブースト回路に提供される内部ブースト電圧Ｖｐｐ
は、ダイオード構造で連結されたトランジスタ１３８を
通じて外部電源電圧Ｖｃｃに対してプルアップされる。
トランジスタ１３８は望ましくはＮＭＯＳトランジスタ
で構成される。トランジスタ１３７は、ブースト電圧Ｖ
ｐｐレベルを更に電圧調整する機能を提供する。必要時
には、トランジスタ１３７に並列に連結されたヒューズ
が、トランジスタ１３７のスレショルド電圧と同じもう
一つの電圧降下を提供するために切断される。ここで、
前記メタルラインがヒューズの代わりに使われうること
は明らかである。半導体装置がＤＰＤモードから退出す
る時、ＰＤＰＤＥはローになり、トランジスタ１３６及
び１３８はターンオフされＶｐｐがフローティング状態
にされる。そして、正規動作レベルでＶｐｐを提供する
ために内部電源電圧発生器のうち一つから供給される電
圧によってＶｐｐが駆動される。したがって、内部電源
電圧発生器は、他の内部電源電圧発生器がターンオフさ
れてパワーダウンモードで電圧がＶｓｓにプルダウンさ
れている間にあらかじめ決まったレベルを維持するため
に選択的に構成される。
【００４４】以上のように図面と明細書で最適な実施形
態が開示された。ここで特定の用語が使われたが、これ
は単に本発明を説明するための目的で使われたものであ
って意味限定や特許請求の範囲に記載された本発明の範
囲を制限するために使われたものではない。当業者であ
ればこれより多様な変形及び均等な他の実施形態が可能
であるという点を理解できる。したがって、本発明の真
の技術的保護範囲は特許請求の範囲に記載された技術的
思想に基づいて決定されるべきである。
態が開示された。ここで特定の用語が使われたが、これ
は単に本発明を説明するための目的で使われたものであ
って意味限定や特許請求の範囲に記載された本発明の範
囲を制限するために使われたものではない。当業者であ
ればこれより多様な変形及び均等な他の実施形態が可能
であるという点を理解できる。したがって、本発明の真
の技術的保護範囲は特許請求の範囲に記載された技術的
思想に基づいて決定されるべきである。
【００４５】
【発明の効果】前述したように本発明によるパワーダウ
ン電圧制御方法及び装置は、最小或いは小さい電流変化
でＤＰＤ進入及び退出を行うことができるという利点が
ある。
ン電圧制御方法及び装置は、最小或いは小さい電流変化
でＤＰＤ進入及び退出を行うことができるという利点が
ある。
【００４６】そして、ＤＰＤ進入または退出モード中に
ＤＲＡＭが動作する時に回路の誤ったトリガを防止する
ことができるという長所がある。
ＤＲＡＭが動作する時に回路の誤ったトリガを防止する
ことができるという長所がある。
【図１Ａ】パワーダウンモードを動作させるための従来
の回路を示す図面である。
の回路を示す図面である。
【図１Ｂ】ディープパワーダウン（ＤＰＤ）進入周期を
示すタイミング図である。
示すタイミング図である。
【図１Ｃ】ＤＰＤ退出周期を示すタイミング図である。
【図２】本発明の望ましい実施形態によるＤＰＤ動作を
行う装置を示すブロック図である。
行う装置を示すブロック図である。
【図３】自動パルス信号を発生するための回路を示す図
面である。
面である。
【図４】本発明の他の望ましい実施形態によるＤＰＤモ
ード動作を行う装置を示すブロック図である。
ード動作を行う装置を示すブロック図である。
【図５】図４の内部電源電圧検出器を示す図面である。
【図６】図４のインタロック回路を示す図面である。
【図７】本発明の望ましい実施形態によるＤＰＤ退出の
ための回路を示す回路である。
ための回路を示す回路である。
【図８】図７の回路を動作させために使用可能にＤＰＤ
命令信号を分割する装置を示す図面である。
命令信号を分割する装置を示す図面である。
【図９】図８の回路動作を示すタイミング図である。
【図１０】メモリの内部回路をターンオンするセットア
ップタイムを変化させる本発明の望ましい実施形態によ
る装置を示す図面である。
ップタイムを変化させる本発明の望ましい実施形態によ
る装置を示す図面である。
【図１１】ＤＰＤ命令速度を変化させるための回路を示
す図面である。
す図面である。
【図１２】ＤＰＤ命令速度を変化させるための他の回路
を示す図面である。
を示す図面である。
【図１３】ＤＰＤモード中に内部回路に適用される電圧
を維持させるための回路を示す図面である。
を維持させるための回路を示す図面である。
【図１４】ＤＰＤモード中に内部回路に適用される電圧
を維持させるための他の回路を示す図面である。
を維持させるための他の回路を示す図面である。
５０ 補助入力バッファ ５１−５５ 入力バッファ １００ インタロック回路 １５０ ＤＰＤ検出及び制御器 ２００ 内部電源電圧検出器 ２５０ 遅延回路 ２１０−２４０ 内部電源電圧発生器 ３００ 自動パルス発生器 ４００ 内部回路
フロントページの続き (72)発明者 李宗彦 大韓民国京畿道水原市八達区靈通洞壁積谷 宇成８団地アパート822棟1804号 (72)発明者 張賢淳 大韓民国ソウル特別市瑞草区方背本洞宮殿 アパート822棟1804号 Ｆターム(参考） 5M024 AA20 BB29 BB37 FF01 FF26 GG01 GG07 GG11 PP01 PP02 PP03 PP07
Claims (28)
- 【請求項１】 半導体メモリのパワーダウンモードへの
進入及び／又は該モードからの退出を制御する半導体装
置において、 前記半導体メモリに動作電圧を提供する複数の電圧発生
器と、 ＤＰＤ（ディープパワーダウン）状態を感知して、前記
半導体メモリへの前記動作電圧の提供を制御するために
ＤＰＤ信号を発生するＤＰＤコントローラと、 前記半導体メモリを通じるサージ電流を最大電流レベル
より小さいレベルに低減ためにＤＰＤモード進入及び／
又は退出時に前記複数の電圧発生器のターンオン及びタ
ーンオフ時期を制御する回路とを含むことを特徴とする
半導体装置。 - 【請求項２】 前記最大電流レベルは、前記複数の電圧
発生器が実質的に同じ時間にオフからオンに、またはオ
ンからオフにスイッチングされる時、前記半導体メモリ
に引き込まれる電流であることを特徴とする請求項１に
記載の半導体装置。 - 【請求項３】 前記半導体メモリはＤＲＡＭであること
を特徴とする請求項１に記載の半導体装置。 - 【請求項４】 前記回路は、ＤＰＤモード進入及び／又
は退出時に各々の電圧発生器を動作電圧レベルで駆動す
るために前記複数の電圧発生器の各々の内部に少なくと
も一つ以上の駆動トランジスタを含み、各々の電圧発生
器内に備わった前記少なくとも一つ以上の駆動トランジ
スタは、ＤＰＤモード進入及び／又は退出時に前記複数
の電圧発生器を通じて互いに異なる大きさの電流を提供
するために、他の駆動トランジスタと異なる駆動能力を
有することを特徴とする請求項１に記載の半導体装置。 - 【請求項５】 前記回路は、 ＤＰＤモード進入及び／又は退出時に各々の電圧発生器
を動作電圧レベルで駆動するために前記複数の電圧発生
器の各々の内部に少なくとも一つ以上の駆動トランジス
タと、 前記複数の電圧発生器の一つにある少なくとも一つ以上
の駆動トランジスタを優先的にターンオンさせた後に、
ＤＰＤモード進入及び／又は退出時に他の電圧発生器に
ある駆動トランジスタをターンオンさせる駆動トランジ
スタ制御回路とを含むことを特徴とする請求項１に記載
の半導体装置。 - 【請求項６】 前記回路は、複数のバッファを含み、前
記複数のバッファの各々が対応する電圧発生器に連結さ
れ、前記複数のバッファの各々が、ＤＰＤモード進入及
び／又は退出時に、前記複数のバッファのそれぞれの遅
延値によって前記複数の電圧発生器を互いに異なる時間
にターンオン／オフさせるためのディレイを有すること
を特徴とする請求項１に記載の半導体装置。 - 【請求項７】 前記複数のバッファは、大きさが可変の
抵抗及びキャパシタを含むことを特徴とする請求項６に
記載の半導体装置。 - 【請求項８】 前記回路は、ＤＰＤモード進入及び／又
は退出時に前記複数の電圧発生器を互いに異なる時間に
ターンオン／オフさせるために前記複数の電圧発生器と
連結された複数の遅延素子を含むことを特徴とする請求
項１に記載の半導体装置。 - 【請求項９】 前記複数の遅延素子は、各々が固有の遅
延時間を有し直列に連結された複数のバッファであり、
前記複数の電圧発生器の各々は、前記複数のバッファの
複数の出力のうち互いに異なる出力にそれぞれ連結され
ることを特徴とする請求項８に記載の半導体装置。 - 【請求項１０】 前記回路は、ＤＰＤモード進入及び／
又は退出時に前記複数の電圧発生器を互いに異なる時間
にターンオン／オフさせるための手段を含むことを特徴
とする請求項１に記載の半導体装置。 - 【請求項１１】 半導体メモリのパワーダウンモードへ
の進入及び該モードからの退出を制御する方法におい
て、 アクチブ動作区間中に前記半導体メモリに動作電圧を提
供して、ＤＰＤ区間中に動作電圧を遮断する段階と、 ＤＰＤ状態を検出して、前記半導体メモリに前記動作電
圧の適用を制御するためにＤＰＤ信号を発生する段階
と、 前記半導体メモリを通じるサージ電流を最大電流レベル
より低いレベルに低減するために複数の電圧発生器を互
いに異なる方法でターンオン／オフさせる段階とを含む
ことを特徴とする制御方法。 - 【請求項１２】 前記最大電流レベルは、前記複数の電
圧発生器が実質的に同じ時間にオフからオンに、または
オンからオフにスイッチングされる時、前記半導体メモ
リに引き込まれる電流であることを特徴とする請求項１
１に記載の制御方法。 - 【請求項１３】 前記半導体メモリはＤＲＡＭであるこ
とを特徴とする請求項１１に記載の制御方法。 - 【請求項１４】 前記複数の電圧発生器を互いに異なる
方法でターンオン／オフさせる段階は、前記複数の電圧
発生器で互いに異なる駆動能力を提供する段階を含むこ
とを特徴とする請求項１１に記載の制御方法。 - 【請求項１５】 前記複数の電圧発生器を互いに異なる
方法でターンオン／オフさせる段階は、前記複数の電圧
発生器のうちの一つにある少なくとも一つ以上の駆動ト
ランジスタを優先的にターンオンさせた後に、他の電圧
発生器にある駆動トランジスタをターンオンさせる段階
を含むことを特徴とする請求項１１に記載の制御方法。 - 【請求項１６】 前記複数の電圧発生器を互いに異なる
方法でターンオン／オフさせる段階は、互いに異なるデ
ィレイにより前記複数の電圧発生器のターンオン／オフ
を遅延させて互いに異なる時間とする段階を含むことを
特徴とする請求項１１に記載の制御方法。 - 【請求項１７】 前記互いに異なるディレイは、大きさ
が可変の抵抗及びキャパシタを具備した複数のバッファ
であることを特徴とする請求項１６に記載の制御方法。 - 【請求項１８】 前記互いに異なるディレイは、各々が
固有のディレイを有し直列に連結され、前記複数の電圧
発生器の各々が前記複数のバッファの複数の出力のうち
互いに異なる出力にそれぞれ連結された複数のバッファ
に対応することを特徴とする請求項１６に記載の制御方
法。 - 【請求項１９】 半導体メモリのパワーダウンモードへ
の進入及び該モードからの退出を制御する半導体装置に
おいて、 アクチブ動作区間中に前記半導体メモリに動作電圧を提
供して、ＤＰＤ区間中に動作電圧を遮断する手段と、 ＤＰＤ状態を検出して、前記半導体メモリに前記動作電
圧の適用を制御するためにＤＰＤ信号を発生する手段
と、 前記半導体メモリを通じるサージ電流を最大電流レベル
より低いレベルに低減するためにＤＰＤモード進入及び
／又は退出時に前記動作電圧の提供を制御する手段とを
含むことを特徴とする半導体装置。 - 【請求項２０】 前記最大電流レベルは、前記複数の電
圧発生器が実質的に同じ時間にオフからオンに、または
オンからオフにスイッチングされる時、前記半導体メモ
リに引き込まれる電流であることを特徴とする請求項１
９に記載の半導体装置。 - 【請求項２１】 前記制御手段は、動作電圧出力ノード
にバイアス電圧Ｖｃｃを供給するために第１ＤＰＤ信号
により制御される第１トランジスタ、及び接地Ｖｓｓを
前記動作電圧出力ノードに連結するために第２ＤＰＤ信
号により制御される第２トランジスタを含み、前記第１
ＤＰＤ信号及び前記第２ＤＰＤ信号は、前記第１トラン
ジスタ及び第２トランジスタが同時にターンオンされる
ことを防止するために前記第１トランジスタ及び第２ト
ランジスタに選択的に提供されることを特徴とする請求
項１９に記載の半導体装置。 - 【請求項２２】 前記ＤＰＤ信号から前記第１ＤＰＤ信
号及び前記第２ＤＰＤ信号を発生する手段をさらに含
み、前記発生手段は、前記第１ＤＰＤ信号及び前記第２
ＤＰＤ信号として前記ＤＰＤ信号の遅延されたバージョ
ンを発生するための論理ゲートと遅延素子とを具備する
ことを特徴とする請求項２１に記載の半導体装置。 - 【請求項２３】 前記論理ゲート及び遅延素子は、２−
入力ＮＡＮＤゲートと２−入力ＮＯＲゲートとを含み、
２−入力ＮＡＮＤゲート及び２−入力ＮＯＲゲートの各
々は、第１遅延素子及び第２遅延素子を通じて入力とし
て前記ＤＰＤ信号と前記ＤＰＤ信号を遅延させた信号と
を受け入れることを特徴とする請求項２２に記載の半導
体装置。 - 【請求項２４】 ターンオン遅延素子を通じて前記ＤＰ
Ｄ信号により制御される少なくとも一つ以上の第３トラ
ンジスタを含み、前記第１トランジスタは、ＤＰＤ退出
時に前記バイアス電圧Ｖｃｃを前記動作電圧出力ノード
に供給するために前記第１ＤＰＤ信号によりターンオン
され、前記少なくとも一つ以上の第３トランジスタは、
前記動作電圧出力ノードにおける駆動能力を増加させる
ために前記ターンオン遅延素子によるターンオン遅延の
後に前記第１ＤＰＤ信号によってターンオンされること
を特徴とする請求項２１に記載の半導体装置。 - 【請求項２５】 半導体メモリのパワーダウンモードへ
の進入及び／又は退出を制御する方法において、 アクチブ動作区間中に前記半導体メモリに動作電圧を提
供して、ＤＰＤ区間中に動作電圧を遮断する段階と、 動作電圧出力ノードにバイアス電圧Ｖｃｃを供給するた
めに第１ＤＰＤ信号により第１トランジスタを制御する
段階と、 接地Ｖｓｓを前記動作電圧出力ノードに連結するために
第２ＤＰＤ信号により第２トランジスタを制御する段階
を含み、前記第１ＤＰＤ信号及び前記第２ＤＰＤ信号
は、前記第１トランジスタ及び第２トランジスタが同時
にターンオンされることを防止するために前記第１トラ
ンジスタ及び第２トランジスタに選択的に提供されるこ
とを特徴とする制御方法。 - 【請求項２６】 ロジックゲートと遅延素子とを用い
て、前記ＤＰＤ信号から、前記ＤＰＤ信号を遅延させた
信号である前記第１ＤＰＤ信号及び前記第２ＤＰＤ信号
を生成する段階をさらに含み、前記第２ＤＰＤ信号は、
前記第１ＤＰＤ信号のローからハイへの遷移から所定時
間の遅延をもってローからハイに遷移されることを特徴
とする請求項２５に記載の制御方法。 - 【請求項２７】 前記ロジックゲート及び遅延素子は、
２−入力ＮＡＮＤゲート及び２−入力ＮＯＲゲートを含
み、前記２−入力ＮＡＮＤゲート及び２−入力ＮＯＲゲ
ートの各々は、互いに異なる所定の遅延値を有する第１
遅延素子及び第２遅延素子をそれぞれ通じて前記ＤＰＤ
信号と前記ＤＰＤ信号を遅延させた信号とを入力として
受け入れることを特徴とする請求項２６に記載の制御方
法。 - 【請求項２８】 前記第１ＤＰＤ信号によりターン−オ
ン遅延を通じて少なくとも一つ以上の第３トランジスタ
を制御する段階をさらに含み、前記第１トランジスタ
は、ＤＰＤ退出時に前記バイアス電圧Ｖｃｃを前記動作
電圧出力ノードに供給するために前記第１ＤＰＤ信号に
よりターンオンされ、前記少なくとも一つ以上の第３ト
ランジスタは、前記動作電圧出力ノードにおける駆動能
力を増加させるために前記ターンオン遅延素子によるタ
ーンオン遅延の後に前記第１ＤＰＤ信号によってターン
オンされることを特徴とする請求項２５に記載の制御方
法。
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|---|---|---|---|
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004039205A (ja) * | 2002-06-29 | 2004-02-05 | Hynix Semiconductor Inc | ディープパワーダウン制御回路 |
| JP2005135484A (ja) * | 2003-10-29 | 2005-05-26 | Renesas Technology Corp | 半導体装置 |
| JP2005160103A (ja) * | 2003-11-27 | 2005-06-16 | Samsung Electronics Co Ltd | 入力信号を検出できる入力バッファ及び半導体装置 |
| US7263025B2 (en) | 2005-07-25 | 2007-08-28 | Hynix Semiconductor Inc. | Semiconductor memory device for stably controlling power mode at high frequency and method of controlling power mode thereof |
| JP2008130223A (ja) * | 2006-11-24 | 2008-06-05 | Hynix Semiconductor Inc | ディープパワーダウンモード制御回路 |
| JP2008262674A (ja) * | 2007-03-05 | 2008-10-30 | Micron Technology Inc | メモリデバイスへの入力制御 |
| US9368185B2 (en) | 2013-10-08 | 2016-06-14 | Micron Technology, Inc. | Semiconductor device |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11288588A (ja) * | 1998-04-02 | 1999-10-19 | Mitsubishi Electric Corp | 半導体回路装置 |
| JP4392740B2 (ja) * | 2001-08-30 | 2010-01-06 | 株式会社ルネサステクノロジ | 半導体記憶回路 |
| KR100408723B1 (ko) * | 2001-12-21 | 2003-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 파워-업 신호 발생장치 |
| US7031219B2 (en) * | 2004-06-04 | 2006-04-18 | Etron Technology, Inc. | Internal power management scheme for a memory chip in deep power down mode |
| KR100798764B1 (ko) * | 2004-10-30 | 2008-01-29 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 및 그 내부 전압 생성 방법 |
| KR100734306B1 (ko) * | 2006-01-17 | 2007-07-02 | 삼성전자주식회사 | 딥 파워 다운 모드 탈출 후 전원 레벨을 조기에안정화시키는 메모리 장치 |
| KR100788980B1 (ko) * | 2006-02-03 | 2007-12-27 | 엠텍비젼 주식회사 | 휴대형 장치 및 공유 메모리의 저전력 모드 제어 방법 |
| KR100763250B1 (ko) * | 2006-02-22 | 2007-10-04 | 삼성전자주식회사 | 반도체 메모리 장치의 내부 전원전압 발생회로 |
| US7791406B1 (en) | 2006-04-04 | 2010-09-07 | Marvell International Ltd. | Low leakage power management |
| KR100813527B1 (ko) * | 2006-04-06 | 2008-03-17 | 주식회사 하이닉스반도체 | 반도체 메모리의 내부 전압 발생 장치 |
| KR100776759B1 (ko) * | 2006-06-15 | 2007-11-19 | 주식회사 하이닉스반도체 | 반도체 메모리의 전원장치 및 그 제어방법 |
| US7729191B2 (en) | 2007-09-06 | 2010-06-01 | Micron Technology, Inc. | Memory device command decoding system and memory device and processor-based system using same |
| KR101620348B1 (ko) * | 2009-10-16 | 2016-05-12 | 삼성전자주식회사 | 내부전원 발생장치, 이를 구비한 멀티채널 메모리 장치 및 이를 채용한 프로세싱 시스템 |
| KR101634377B1 (ko) * | 2009-10-26 | 2016-06-28 | 삼성전자주식회사 | 내부 전압 생성 회로, 그 방법, 및 이를 이용하는 반도체 장치 |
| US9064559B2 (en) * | 2013-08-15 | 2015-06-23 | Arm Limited | Memory device and method of performing access operations within such a memory device |
| KR102199930B1 (ko) * | 2013-12-30 | 2021-01-07 | 주식회사 실리콘웍스 | 게이트 드라이버와 그의 제어 방법 |
| CN105654985B (zh) * | 2016-02-02 | 2018-05-08 | 北京时代民芯科技有限公司 | 一种fpga配置存储器阵列的多电源分区分时上电系统 |
| US9922684B2 (en) * | 2016-02-11 | 2018-03-20 | Adesto Technologies Corporation | Memory device ultra-deep power-down mode exit control |
| JP7165151B2 (ja) * | 2020-02-18 | 2022-11-02 | ウィンボンド エレクトロニクス コーポレーション | 半導体装置 |
| US11257549B2 (en) | 2020-05-08 | 2022-02-22 | Micron Technology, Inc. | Sequential voltage control for a memory device |
| KR20230033414A (ko) | 2021-09-01 | 2023-03-08 | 삼성전자주식회사 | 메모리 장치의 구동 방법 및 이를 수행하는 메모리 장치 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719812A (en) | 1988-11-16 | 1998-02-17 | Fujitsu Limited | Semiconductor memory including bit line reset circuitry and a pulse generator having output delay time dependent on type of transition in an input signal |
| US5483486A (en) * | 1994-10-19 | 1996-01-09 | Intel Corporation | Charge pump circuit for providing multiple output voltages for flash memory |
| US5524096A (en) * | 1995-06-29 | 1996-06-04 | Micron Quantum Devices, Inc. | Circuit for generating a delayed standby signal in response to an external standby command |
| US5668769A (en) * | 1995-11-21 | 1997-09-16 | Texas Instruments Incorporated | Memory device performance by delayed power-down |
| TW324101B (en) * | 1995-12-21 | 1998-01-01 | Hitachi Ltd | Semiconductor integrated circuit and its working method |
| US5822246A (en) * | 1996-09-30 | 1998-10-13 | Intel Corporation | Method and apparatus for detecting the voltage on the VCC pin |
| JP3319960B2 (ja) * | 1996-10-17 | 2002-09-03 | 富士通株式会社 | 半導体装置 |
| KR100200764B1 (ko) * | 1996-11-30 | 1999-06-15 | 윤종용 | 승압 전원 전압 감지 회로 |
| JP3235516B2 (ja) * | 1997-06-12 | 2001-12-04 | 日本電気株式会社 | 半導体集積回路 |
| KR100269313B1 (ko) * | 1997-11-07 | 2000-12-01 | 윤종용 | 대기시전류소모가적은반도체메모리장치 |
| US6094395A (en) * | 1998-03-27 | 2000-07-25 | Infineon Technologies North America Corp. | Arrangement for controlling voltage generators in multi-voltage generator chips such as DRAMs |
| US6208171B1 (en) * | 1998-04-20 | 2001-03-27 | Nec Corporation | Semiconductor integrated circuit device with low power consumption and simple manufacturing steps |
| KR20010055864A (ko) * | 1999-12-13 | 2001-07-04 | 구자홍 | 전원절전모드（ｄｐｍ）제어 스위칭 회로 |
-
2001
- 2001-10-17 US US09/981,945 patent/US6510096B2/en not_active Expired - Lifetime
-
2002
- 2002-03-06 EP EP02005014A patent/EP1253596A3/en not_active Withdrawn
- 2002-03-12 TW TW091104599A patent/TW550593B/zh not_active IP Right Cessation
- 2002-04-02 KR KR10-2002-0018050A patent/KR100468722B1/ko active IP Right Grant
- 2002-04-23 CN CNB021161860A patent/CN100350501C/zh not_active Expired - Lifetime
- 2002-04-30 JP JP2002128677A patent/JP2002358781A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4578054B2 (ja) * | 2002-06-29 | 2010-11-10 | 株式会社ハイニックスセミコンダクター | ディープパワーダウン制御回路 |
| JP2004039205A (ja) * | 2002-06-29 | 2004-02-05 | Hynix Semiconductor Inc | ディープパワーダウン制御回路 |
| JP2005135484A (ja) * | 2003-10-29 | 2005-05-26 | Renesas Technology Corp | 半導体装置 |
| JP2005160103A (ja) * | 2003-11-27 | 2005-06-16 | Samsung Electronics Co Ltd | 入力信号を検出できる入力バッファ及び半導体装置 |
| US7948272B2 (en) | 2003-11-27 | 2011-05-24 | Samsung Electronics Co., Ltd. | Input buffer for detecting an input signal |
| US7263025B2 (en) | 2005-07-25 | 2007-08-28 | Hynix Semiconductor Inc. | Semiconductor memory device for stably controlling power mode at high frequency and method of controlling power mode thereof |
| JP2008130223A (ja) * | 2006-11-24 | 2008-06-05 | Hynix Semiconductor Inc | ディープパワーダウンモード制御回路 |
| JP2008262674A (ja) * | 2007-03-05 | 2008-10-30 | Micron Technology Inc | メモリデバイスへの入力制御 |
| US8014222B2 (en) | 2007-03-05 | 2011-09-06 | Micron Technology, Inc. | Control of inputs to a memory device |
| US8325552B2 (en) | 2007-03-05 | 2012-12-04 | Micron Technology, Inc. | Control of inputs to a memory device |
| US8611168B2 (en) | 2007-03-05 | 2013-12-17 | Micron Technology, Inc. | Control of inputs to a memory device |
| US9042195B2 (en) | 2007-03-05 | 2015-05-26 | Micron Technology, Inc. | Control of inputs to a memory device |
| US9368185B2 (en) | 2013-10-08 | 2016-06-14 | Micron Technology, Inc. | Semiconductor device |
| US9837137B2 (en) | 2013-10-08 | 2017-12-05 | Micron Technology, Inc. | Semiconductor device |
Also Published As
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