JP3319960B2 - 半導体装置 - Google Patents
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
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Description
【０００１】
【発明の属する技術分野】本発明は、一般に半導体集積
回路に関し、詳しくは半導体集積回路の電圧降下回路に
関する。
回路に関し、詳しくは半導体集積回路の電圧降下回路に
関する。
【０００２】
【従来の技術】大きな集積度の半導体集積回路に於て
は、トランジスタの信頼性確保や消費電流の削減のため
に、降下した駆動電圧で内部回路を動作させる必要があ
る。しかしながら外部インターフェース等の関係から、
半導体集積回路に供給する駆動電圧を自由に設定するこ
とは困難である。そこで一般には、半導体集積回路内部
に内部降圧回路を設け、外部から供給される駆動電圧を
変換して所望の駆動電圧を得ている。
は、トランジスタの信頼性確保や消費電流の削減のため
に、降下した駆動電圧で内部回路を動作させる必要があ
る。しかしながら外部インターフェース等の関係から、
半導体集積回路に供給する駆動電圧を自由に設定するこ
とは困難である。そこで一般には、半導体集積回路内部
に内部降圧回路を設け、外部から供給される駆動電圧を
変換して所望の駆動電圧を得ている。
【０００３】一般に半導体集積回路は、スタンバイモー
ドとアクティブモードとの２つのモードで動作する。ス
タンバイモードは半導体集積回路の内部回路が非活性の
場合の動作モードであり、アクティブモードは内部回路
が活性化された場合の動作モードである。例えばＤＲＡ
Ｍ等の半導体記憶装置に於ては、スタンバイモードはコ
マンド入力を待機する状態であり、アクティブモードは
メモリセルに対するデータ読み書きを行う動作状態であ
る。
ドとアクティブモードとの２つのモードで動作する。ス
タンバイモードは半導体集積回路の内部回路が非活性の
場合の動作モードであり、アクティブモードは内部回路
が活性化された場合の動作モードである。例えばＤＲＡ
Ｍ等の半導体記憶装置に於ては、スタンバイモードはコ
マンド入力を待機する状態であり、アクティブモードは
メモリセルに対するデータ読み書きを行う動作状態であ
る。
【０００４】半導体集積回路のスタンバイモードとアク
ティブモードとでは、内部回路に供給する電流量や内部
回路動作に伴う電圧のＡＣ変動に対する応答速度等の面
に於て、内部降圧回路に要求される性能が異なる。スタ
ンバイモード中は、トランジスタのリーク電流を補償す
る程度の供給電流量があれば充分であり、また内部回路
が非活性であるので電圧のＡＣ変動に対する応答速度は
遅くてよい。それに対してアクティブモード中は、大量
の内部回路が動作するのでｍＡオーダーの電流供給が必
要であり、また内部回路の動作に伴う電圧のＡＣ変動に
対しては早い反応速度が必要である。
ティブモードとでは、内部回路に供給する電流量や内部
回路動作に伴う電圧のＡＣ変動に対する応答速度等の面
に於て、内部降圧回路に要求される性能が異なる。スタ
ンバイモード中は、トランジスタのリーク電流を補償す
る程度の供給電流量があれば充分であり、また内部回路
が非活性であるので電圧のＡＣ変動に対する応答速度は
遅くてよい。それに対してアクティブモード中は、大量
の内部回路が動作するのでｍＡオーダーの電流供給が必
要であり、また内部回路の動作に伴う電圧のＡＣ変動に
対しては早い反応速度が必要である。
【０００５】従って半導体集積回路の降圧回路は、スタ
ンバイモードとアクティブモードとの２つの異なった動
作モードに対応して、異なった制御を行う必要がある。
図５は、半導体集積回路で従来用いられる内部降圧回路
の一例を示す。図５の降圧回路は、スタンバイモード及
びアクティブモードに於て用いられる内部降圧回路２０
０と、アクティブモードに於てのみ用いられる内部降圧
回路２１０とを含む。内部降圧回路２００は、ＰＭＯＳ
トランジスタ２０１、２０２、及び２０６と、ＮＭＯＳ
トランジスタ２０３乃至２０５を含み、内部降圧回路２
１０は、ＰＭＯＳトランジスタ２１１及び２１２、ＮＭ
ＯＳトランジスタ２１３乃至２１５、ＰＭＯＳトランジ
スタ２１６乃至２１８、更にインバータ２１９を含む。
ンバイモードとアクティブモードとの２つの異なった動
作モードに対応して、異なった制御を行う必要がある。
図５は、半導体集積回路で従来用いられる内部降圧回路
の一例を示す。図５の降圧回路は、スタンバイモード及
びアクティブモードに於て用いられる内部降圧回路２０
０と、アクティブモードに於てのみ用いられる内部降圧
回路２１０とを含む。内部降圧回路２００は、ＰＭＯＳ
トランジスタ２０１、２０２、及び２０６と、ＮＭＯＳ
トランジスタ２０３乃至２０５を含み、内部降圧回路２
１０は、ＰＭＯＳトランジスタ２１１及び２１２、ＮＭ
ＯＳトランジスタ２１３乃至２１５、ＰＭＯＳトランジ
スタ２１６乃至２１８、更にインバータ２１９を含む。
【０００６】内部降圧回路２００に於て、ＰＭＯＳトラ
ンジスタ２０１及び２０２とＮＭＯＳトランジスタ２０
３乃至２０５とは、差動型の増幅器を構成する。即ち、
基準電圧Ｖｂと内部回路に供給する内部電圧Ｖｉとを比
較して、基準電圧Ｖｂが内部電圧Ｖｉより高い場合に
は、ＮＭＯＳトランジスタ２０３がオンになりノードＮ
１の電位が下がる。従ってＰＭＯＳトランジスタ２０６
がオンとなり内部電圧Ｖｉを上昇させる。逆に基準電圧
Ｖｂが内部電圧Ｖｉより低い場合には、ＮＭＯＳトラン
ジスタ２０３がオフとなりノードＮ１の電位が上がる。
従ってＰＭＯＳトランジスタ２０６がオフとなり内部電
圧Ｖｉを下降させる。このようにＰＭＯＳトランジスタ
２０６のドレイン電位を差動型増幅器にフィードバック
することにより、基準電圧Ｖｂに等しい内部電圧Ｖｉを
生成することができる。
ンジスタ２０１及び２０２とＮＭＯＳトランジスタ２０
３乃至２０５とは、差動型の増幅器を構成する。即ち、
基準電圧Ｖｂと内部回路に供給する内部電圧Ｖｉとを比
較して、基準電圧Ｖｂが内部電圧Ｖｉより高い場合に
は、ＮＭＯＳトランジスタ２０３がオンになりノードＮ
１の電位が下がる。従ってＰＭＯＳトランジスタ２０６
がオンとなり内部電圧Ｖｉを上昇させる。逆に基準電圧
Ｖｂが内部電圧Ｖｉより低い場合には、ＮＭＯＳトラン
ジスタ２０３がオフとなりノードＮ１の電位が上がる。
従ってＰＭＯＳトランジスタ２０６がオフとなり内部電
圧Ｖｉを下降させる。このようにＰＭＯＳトランジスタ
２０６のドレイン電位を差動型増幅器にフィードバック
することにより、基準電圧Ｖｂに等しい内部電圧Ｖｉを
生成することができる。
【０００７】内部降圧回路２１０に於て、ＰＭＯＳトラ
ンジスタ２１１及び２１２とＮＭＯＳトランジスタ２１
３乃至２１５とは、差動型の増幅器を構成する。即ち、
基準電圧Ｖｂと内部回路に供給する内部電圧Ｖｉとを比
較して、基準電圧Ｖｂが内部電圧Ｖｉより高い場合に
は、ＮＭＯＳトランジスタ２１３がオンになりノードＮ
２の電位が下がる。従ってＰＭＯＳトランジスタ２１６
がオンとなり内部電圧Ｖｉを上昇させる。逆に基準電圧
Ｖｂが内部電圧Ｖｉより低い場合には、ＮＭＯＳトラン
ジスタ２１３がオフとなりノードＮ２の電位が上がる。
従ってＰＭＯＳトランジスタ２１６がオフとなり内部電
圧Ｖｉを下降させる。このようにＰＭＯＳトランジスタ
２１６のドレイン電位を差動型増幅器にフィードバック
することにより、基準電圧Ｖｂに等しい内部電圧Ｖｉを
生成することができる。また内部降圧回路２１０には、
半導体集積回路のアクティブモードを指定する信号に応
じて、その動作をオン・オフする機能が設けられてい
る。即ち例えば、ＤＲＡＭに於ける／ＲＡＳ（row addr
ess strobe）信号をインバータ２１９を介してＮＭＯＳ
トランジスタ２１５のゲート入力とし、／ＲＡＳがロー
の場合のみ差動型増幅器が動作するように構成される。
なおＰＭＯＳトランジスタ２１７及び２１８は、差動型
増幅器が動作してない場合にノードＮ２等の電位が中間
電位とならないように、ＮＭＯＳトランジスタ２１３及
び２１４を電源電圧Ｖｃｃにクランプするために設けら
れている。
ンジスタ２１１及び２１２とＮＭＯＳトランジスタ２１
３乃至２１５とは、差動型の増幅器を構成する。即ち、
基準電圧Ｖｂと内部回路に供給する内部電圧Ｖｉとを比
較して、基準電圧Ｖｂが内部電圧Ｖｉより高い場合に
は、ＮＭＯＳトランジスタ２１３がオンになりノードＮ
２の電位が下がる。従ってＰＭＯＳトランジスタ２１６
がオンとなり内部電圧Ｖｉを上昇させる。逆に基準電圧
Ｖｂが内部電圧Ｖｉより低い場合には、ＮＭＯＳトラン
ジスタ２１３がオフとなりノードＮ２の電位が上がる。
従ってＰＭＯＳトランジスタ２１６がオフとなり内部電
圧Ｖｉを下降させる。このようにＰＭＯＳトランジスタ
２１６のドレイン電位を差動型増幅器にフィードバック
することにより、基準電圧Ｖｂに等しい内部電圧Ｖｉを
生成することができる。また内部降圧回路２１０には、
半導体集積回路のアクティブモードを指定する信号に応
じて、その動作をオン・オフする機能が設けられてい
る。即ち例えば、ＤＲＡＭに於ける／ＲＡＳ（row addr
ess strobe）信号をインバータ２１９を介してＮＭＯＳ
トランジスタ２１５のゲート入力とし、／ＲＡＳがロー
の場合のみ差動型増幅器が動作するように構成される。
なおＰＭＯＳトランジスタ２１７及び２１８は、差動型
増幅器が動作してない場合にノードＮ２等の電位が中間
電位とならないように、ＮＭＯＳトランジスタ２１３及
び２１４を電源電圧Ｖｃｃにクランプするために設けら
れている。
【０００８】スタンバイモード時には内部降圧回路２０
０のみが電流を供給するので、供給電流量は少なく、電
圧ＡＣ変動に対する反応速度は遅くてよい。具体的には
μＡオーダーの電流供給量と、μｓｅｃオーダーの反応
速度があれば充分である。従って、内部降圧回路２００
から内部回路に電流を供給するＰＭＯＳトランジスタ２
０６のゲート幅は、比較的狭くてよい。また差動増幅器
の消費電流はμＡオーダーでよい。
０のみが電流を供給するので、供給電流量は少なく、電
圧ＡＣ変動に対する反応速度は遅くてよい。具体的には
μＡオーダーの電流供給量と、μｓｅｃオーダーの反応
速度があれば充分である。従って、内部降圧回路２００
から内部回路に電流を供給するＰＭＯＳトランジスタ２
０６のゲート幅は、比較的狭くてよい。また差動増幅器
の消費電流はμＡオーダーでよい。
【０００９】内部降圧回路２１０は、アクティブモード
時に内部回路に電流を供給するので、供給電流量は多
く、電圧ＡＣ変動に対する反応速度は早い必要がある。
具体的には、ｍＡオーダーの電流供給量と、ｎｓｅｃオ
ーダーの反応速度を必要とする。従って、内部降圧回路
２１０から内部回路に電流を供給するＰＭＯＳトランジ
スタ２１６は、ゲート幅の比較的広いものが用いられ
る。また差動増幅器の消費電流はｍＡオーダー必要であ
る。
時に内部回路に電流を供給するので、供給電流量は多
く、電圧ＡＣ変動に対する反応速度は早い必要がある。
具体的には、ｍＡオーダーの電流供給量と、ｎｓｅｃオ
ーダーの反応速度を必要とする。従って、内部降圧回路
２１０から内部回路に電流を供給するＰＭＯＳトランジ
スタ２１６は、ゲート幅の比較的広いものが用いられ
る。また差動増幅器の消費電流はｍＡオーダー必要であ
る。
【００１０】ここで内部降圧回路２１０のみを用いて、
スタンバイモード及びアクティブモードに対応すること
は可能である。しかしながら、供給電流量が少なくてよ
いスタンバイモード時に於ても内部降圧回路２１０を用
いるとすると、内部降圧回路２１０に於ける電力消費量
が内部降圧回路２００に於ける電力消費量よりも大きい
ため、無駄な電力消費の原因となる。実際、半導体集積
回路のチップ内に３ｍＡを消費する内部降圧回路２１０
を５個配置するとすると、内部降圧回路２１０全体での
電流消費は最大１５ｍＡになる。
スタンバイモード及びアクティブモードに対応すること
は可能である。しかしながら、供給電流量が少なくてよ
いスタンバイモード時に於ても内部降圧回路２１０を用
いるとすると、内部降圧回路２１０に於ける電力消費量
が内部降圧回路２００に於ける電力消費量よりも大きい
ため、無駄な電力消費の原因となる。実際、半導体集積
回路のチップ内に３ｍＡを消費する内部降圧回路２１０
を５個配置するとすると、内部降圧回路２１０全体での
電流消費は最大１５ｍＡになる。
【００１１】従って、図５のように、電力消費量の少な
い内部降圧回路２００と電力消費量の多い内部降圧回路
２１０とを、スタンバイモード及びアクティブモードに
応じて制御する必要がある。
い内部降圧回路２００と電力消費量の多い内部降圧回路
２１０とを、スタンバイモード及びアクティブモードに
応じて制御する必要がある。
【００１２】
【発明が解決しようとする課題】半導体集積回路には、
上記スタンバイモードが更に２つのモードに分れている
ものが存在する。例えば、ＳＤＲＡＭ（Synchronous Dy
namic RAM ）に於ては、データ読み書きのためにメモリ
セルへのアクセスを実行するアクティブモードと、入力
回路を動作させた状態でコマンド入力を待つアイドリン
グモードと、入力回路さえも動作させないパワーダウン
モードとが存在する。
上記スタンバイモードが更に２つのモードに分れている
ものが存在する。例えば、ＳＤＲＡＭ（Synchronous Dy
namic RAM ）に於ては、データ読み書きのためにメモリ
セルへのアクセスを実行するアクティブモードと、入力
回路を動作させた状態でコマンド入力を待つアイドリン
グモードと、入力回路さえも動作させないパワーダウン
モードとが存在する。
【００１３】このアイドリングモードとパワーダウンモ
ードとの違いについて、以下に説明する。ＳＤＲＡＭ
は、クロックに同期して動作しかつ小振幅信号でバス上
のデータ伝送を行うことによって、高速な動作及び高速
なデータ伝送を可能にしている。このように外部バスの
データ伝送は小振幅信号で行うが、ＳＤＲＡＭの内部で
はフル振幅の信号が用いられる。従って、入力信号を受
け取るインターフェースであるＳＤＲＡＭの入力回路に
於て、入力信号を増幅する必要があり、一般には差動増
幅回路が用いられる。
ードとの違いについて、以下に説明する。ＳＤＲＡＭ
は、クロックに同期して動作しかつ小振幅信号でバス上
のデータ伝送を行うことによって、高速な動作及び高速
なデータ伝送を可能にしている。このように外部バスの
データ伝送は小振幅信号で行うが、ＳＤＲＡＭの内部で
はフル振幅の信号が用いられる。従って、入力信号を受
け取るインターフェースであるＳＤＲＡＭの入力回路に
於て、入力信号を増幅する必要があり、一般には差動増
幅回路が用いられる。
【００１４】図６に差動増幅回路の一例を示す。図６の
差動増幅回路は、ＰＭＯＳトランジスタ２２１及び２２
２と、ＮＭＯＳトランジスタ２２３乃至２２５を含む。
入力信号の電圧が参照基準電圧Ｖｒｅｆより低いときに
ハイレベルの内部信号を内部回路に供給し、入力信号の
電圧が参照基準電圧Ｖｒｅｆより高いときにローレベル
の内部信号を内部回路に供給する。このような差動増幅
回路に於ては、増幅時にはイネーブル信号Ｅｎａｂｌｅ
をハイレベルとして、ＮＭＯＳトランジスタ２２５を導
通させておく必要がある。
差動増幅回路は、ＰＭＯＳトランジスタ２２１及び２２
２と、ＮＭＯＳトランジスタ２２３乃至２２５を含む。
入力信号の電圧が参照基準電圧Ｖｒｅｆより低いときに
ハイレベルの内部信号を内部回路に供給し、入力信号の
電圧が参照基準電圧Ｖｒｅｆより高いときにローレベル
の内部信号を内部回路に供給する。このような差動増幅
回路に於ては、増幅時にはイネーブル信号Ｅｎａｂｌｅ
をハイレベルとして、ＮＭＯＳトランジスタ２２５を導
通させておく必要がある。
【００１５】外部信号入力を待つアイドリングモードに
於ては、この差動増幅回路が増幅可能な状態、即ちＮＭ
ＯＳトランジスタ２２５が導通した状態にしておく必要
がある。従ってアイドリングモードでは、差動増幅回路
に於て電流が消費される。一方パワーダウンモードに於
ては、入力回路は非動作状態にあるので、差動増幅回路
のＮＭＯＳトランジスタ２２５はオフである。従ってパ
ワーダウンモードでは、差動増幅回路に於て電流は消費
されない。
於ては、この差動増幅回路が増幅可能な状態、即ちＮＭ
ＯＳトランジスタ２２５が導通した状態にしておく必要
がある。従ってアイドリングモードでは、差動増幅回路
に於て電流が消費される。一方パワーダウンモードに於
ては、入力回路は非動作状態にあるので、差動増幅回路
のＮＭＯＳトランジスタ２２５はオフである。従ってパ
ワーダウンモードでは、差動増幅回路に於て電流は消費
されない。
【００１６】例えば入力端子数が５７個存在し、一つの
差動増幅回路の消費電流を0.3 ｍＡとすると、アイドリ
ングモードに於て入力回路全体では１７ｍＡの電流が消
費されることになる。従来技術のスタンバイモード用の
内部降圧回路２００は、μＡオーダーの電流供給能力し
かないので、このアイドリングモードで必要とされる電
流を供給することは出来ない。また従来技術のアクティ
ブモード用の内部降圧回路２１０は、ｍＡオーダーの電
流供給能力があるので、アイドリングモードで必要とさ
れる電流を供給することは可能である。しかしながら当
然のこととして、内部降圧回路２１０は、アイドリング
モード以上に電流消費量が大きいアクティブモードで必
要な電流を供給可能な設計となっているため、実際には
アイドリングモードで使用するのには過剰な電流供給能
力を有することになる。即ち、従来の内部降圧回路２１
０をアイドリングモードに用いたのでは、内部降圧回路
２１０に於ける電力消費は無駄な電力消費となる。
差動増幅回路の消費電流を0.3 ｍＡとすると、アイドリ
ングモードに於て入力回路全体では１７ｍＡの電流が消
費されることになる。従来技術のスタンバイモード用の
内部降圧回路２００は、μＡオーダーの電流供給能力し
かないので、このアイドリングモードで必要とされる電
流を供給することは出来ない。また従来技術のアクティ
ブモード用の内部降圧回路２１０は、ｍＡオーダーの電
流供給能力があるので、アイドリングモードで必要とさ
れる電流を供給することは可能である。しかしながら当
然のこととして、内部降圧回路２１０は、アイドリング
モード以上に電流消費量が大きいアクティブモードで必
要な電流を供給可能な設計となっているため、実際には
アイドリングモードで使用するのには過剰な電流供給能
力を有することになる。即ち、従来の内部降圧回路２１
０をアイドリングモードに用いたのでは、内部降圧回路
２１０に於ける電力消費は無駄な電力消費となる。
【００１７】従って、本発明は、複数の動作モードを有
する半導体集積回路に於て、各モードに於て必要とされ
る電流供給量に応じて、内部降圧回路から適切な量の電
流を供給することを目的とする。
する半導体集積回路に於て、各モードに於て必要とされ
る電流供給量に応じて、内部降圧回路から適切な量の電
流を供給することを目的とする。
【００１８】
【課題を解決するための手段】請求項１の発明に於て
は、３つ以上の複数の動作モードのうちの選択されたモ
ードで動作する半導体装置は、該半導体装置の内部回路
に内部電圧を供給する複数の電圧供給回路と、該選択さ
れたモードを示す信号に基づいて、該複数の電圧供給回
路のうちの所定数を駆動させる制御回路を含み、該制御
回路は該複数の動作モードの各々に対して該所定数を異
ならせることを特徴とする半導体装置。
は、３つ以上の複数の動作モードのうちの選択されたモ
ードで動作する半導体装置は、該半導体装置の内部回路
に内部電圧を供給する複数の電圧供給回路と、該選択さ
れたモードを示す信号に基づいて、該複数の電圧供給回
路のうちの所定数を駆動させる制御回路を含み、該制御
回路は該複数の動作モードの各々に対して該所定数を異
ならせることを特徴とする半導体装置。
【００１９】上記発明に於ては、内部回路に供給する電
流量を、電圧供給回路の駆動数を調整することによって
変化させるので、各動作モードに応じて適切な電流量を
供給することが出来る。従って、電圧供給回路に於ける
電力消費を最小限に抑さえることが可能となる。
流量を、電圧供給回路の駆動数を調整することによって
変化させるので、各動作モードに応じて適切な電流量を
供給することが出来る。従って、電圧供給回路に於ける
電力消費を最小限に抑さえることが可能となる。
【００２０】請求項２の発明に於ては、請求項１記載の
半導体装置に於て、前記半導体装置は同期型ＤＲＡＭで
あることを特徴とする。上記発明に於ては、同期型ＤＲ
ＡＭに於て、電圧供給回路に於ける電力消費を最小限に
抑さえることが可能となる。
半導体装置に於て、前記半導体装置は同期型ＤＲＡＭで
あることを特徴とする。上記発明に於ては、同期型ＤＲ
ＡＭに於て、電圧供給回路に於ける電力消費を最小限に
抑さえることが可能となる。
【００２１】請求項３の発明に於ては、請求項２記載の
半導体装置に於て、前記複数の動作モードは、前記内部
回路が非活性である第１のモードと、該内部回路のうち
の入力回路のみが活性である第２のモードと、データア
クセスを行う第３のモードを含み、前記制御回路は、該
第１のモード、該第２のモード、及び該第３のモードの
順に前記所定数を増加させることを特徴とする。
半導体装置に於て、前記複数の動作モードは、前記内部
回路が非活性である第１のモードと、該内部回路のうち
の入力回路のみが活性である第２のモードと、データア
クセスを行う第３のモードを含み、前記制御回路は、該
第１のモード、該第２のモード、及び該第３のモードの
順に前記所定数を増加させることを特徴とする。
【００２２】上記発明に於ては、同期型ＤＲＡＭのパワ
ーダウンモード、アイドリングモード、及びアクティブ
モードに対して、適切な電流量を供給することが出来
る。従って、同期型ＤＲＡＭに於て、電圧供給回路に於
ける電力消費を最小限に抑さえることが可能となる。
ーダウンモード、アイドリングモード、及びアクティブ
モードに対して、適切な電流量を供給することが出来
る。従って、同期型ＤＲＡＭに於て、電圧供給回路に於
ける電力消費を最小限に抑さえることが可能となる。
【００２３】請求項４の発明に於ては、請求項１記載の
半導体装置に於て、前記制御回路は、前記複数の動作モ
ードの各々を示す信号の論理演算によって前記所定数を
決定することを特徴とする。上記発明に於ては、複数の
動作モードの各々を示す信号の論理演算を行うことによ
って、容易に電圧供給回路の駆動数を決定することが出
来る。
半導体装置に於て、前記制御回路は、前記複数の動作モ
ードの各々を示す信号の論理演算によって前記所定数を
決定することを特徴とする。上記発明に於ては、複数の
動作モードの各々を示す信号の論理演算を行うことによ
って、容易に電圧供給回路の駆動数を決定することが出
来る。
【００２４】請求項５の発明に於ては、請求項１記載の
半導体装置に於て、前記制御回路は、前記複数の電圧供
給回路に分散されて配置されていることを特徴とする。
上記発明に於ては、動作モード信号の信号線を直接に電
圧供給回路に接続することによって、チップ内の配線を
簡略化することが出来る。
半導体装置に於て、前記制御回路は、前記複数の電圧供
給回路に分散されて配置されていることを特徴とする。
上記発明に於ては、動作モード信号の信号線を直接に電
圧供給回路に接続することによって、チップ内の配線を
簡略化することが出来る。
【００２５】請求項６の発明の方法は、３つ以上の複数
の動作モードのうちの選択されたモードで動作する半導
体装置に於て、ａ）該選択されたモードを示す信号に基
づいて、内部回路に電流を供給する電圧供給回路の駆動
数を決定し、ｂ）該電圧供給回路を該駆動数だけ駆動す
ることにより、該選択されたモードで内部回路が必要と
する電流を供給する各段階を含み、該駆動数は該複数の
動作モードの各々に対して異なることを特徴とする。
の動作モードのうちの選択されたモードで動作する半導
体装置に於て、ａ）該選択されたモードを示す信号に基
づいて、内部回路に電流を供給する電圧供給回路の駆動
数を決定し、ｂ）該電圧供給回路を該駆動数だけ駆動す
ることにより、該選択されたモードで内部回路が必要と
する電流を供給する各段階を含み、該駆動数は該複数の
動作モードの各々に対して異なることを特徴とする。
【００２６】上記発明に於ては、内部回路に供給する電
流量を、電圧供給回路の駆動数を調整することによって
変化させるので、各動作モードに応じて適切な電流量を
供給することが出来る。従って、電圧供給回路に於ける
電力消費を最小限に抑さえることが可能となる。
流量を、電圧供給回路の駆動数を調整することによって
変化させるので、各動作モードに応じて適切な電流量を
供給することが出来る。従って、電圧供給回路に於ける
電力消費を最小限に抑さえることが可能となる。
【００２７】請求項７の発明に於ては、請求項６記載の
方法に於て、前記半導体装置は同期型ＤＲＡＭであるこ
とを特徴とする。上記発明に於ては、同期型ＤＲＡＭに
於て、電圧供給回路に於ける電力消費を最小限に抑さえ
ることが可能となる。
方法に於て、前記半導体装置は同期型ＤＲＡＭであるこ
とを特徴とする。上記発明に於ては、同期型ＤＲＡＭに
於て、電圧供給回路に於ける電力消費を最小限に抑さえ
ることが可能となる。
【００２８】請求項８の発明に於ては、請求項７記載の
方法に於て、前記複数の動作モードは、前記内部回路が
非活性である第１のモードと、該内部回路のうちの入力
回路のみが活性である第２のモードと、データアクセス
を行う第３のモードを含み、前記段階ａ）は、該第１の
モード、該第２のモード、及び該第３のモードの順に前
記駆動数を増加させることを特徴とする。
方法に於て、前記複数の動作モードは、前記内部回路が
非活性である第１のモードと、該内部回路のうちの入力
回路のみが活性である第２のモードと、データアクセス
を行う第３のモードを含み、前記段階ａ）は、該第１の
モード、該第２のモード、及び該第３のモードの順に前
記駆動数を増加させることを特徴とする。
【００２９】上記発明に於ては、同期型ＤＲＡＭのパワ
ーダウンモード、アイドリングモード、及びアクティブ
モードに対して、適切な電流量を供給することが出来
る。従って、同期型ＤＲＡＭに於て、電圧供給回路に於
ける電力消費を最小限に抑さえることが可能となる。
ーダウンモード、アイドリングモード、及びアクティブ
モードに対して、適切な電流量を供給することが出来
る。従って、同期型ＤＲＡＭに於て、電圧供給回路に於
ける電力消費を最小限に抑さえることが可能となる。
【００３０】請求項９の発明に於ては、請求項６記載の
方法に於て、前記段階ａ）は、前記複数の動作モードの
各々を示す信号の論理演算によって前記駆動数を決定す
ることを特徴とする。上記発明に於ては、複数の動作モ
ードの各々を示す信号の論理演算を行うことによって、
容易に電圧供給回路の駆動数を決定することが出来る。
方法に於て、前記段階ａ）は、前記複数の動作モードの
各々を示す信号の論理演算によって前記駆動数を決定す
ることを特徴とする。上記発明に於ては、複数の動作モ
ードの各々を示す信号の論理演算を行うことによって、
容易に電圧供給回路の駆動数を決定することが出来る。
【００３１】請求項１０の発明に於ては、入力回路に内
部電圧を供給する電圧供給回路を有し、内部回路が非活
性である第１のモードと、内部回路のうち入力回路のみ
が活性である第２のモードと、データのアクセスを行う
第３のモードのうち選択されたモードで動作する半導体
装置に於て、前記電圧供給回路は前記第２のモード及び
前記第３のモードの時に活性化されるが、前記第１のモ
ードの時は非活性となるように構成されていることを特
徴とする。
部電圧を供給する電圧供給回路を有し、内部回路が非活
性である第１のモードと、内部回路のうち入力回路のみ
が活性である第２のモードと、データのアクセスを行う
第３のモードのうち選択されたモードで動作する半導体
装置に於て、前記電圧供給回路は前記第２のモード及び
前記第３のモードの時に活性化されるが、前記第１のモ
ードの時は非活性となるように構成されていることを特
徴とする。
【００３２】上記発明に於ては、データアクセスモード
或いは入力回路のみが活性であるモードに於ては動作
し、全ての内部回路が非活性であるモードに於ては非動
作となる電圧供給回路を設けることによって、各モード
に応じた適切な電流供給を実現することが出来るので、
電圧供給回路に於ける電力消費を最小限に抑さえること
が可能となる。
或いは入力回路のみが活性であるモードに於ては動作
し、全ての内部回路が非活性であるモードに於ては非動
作となる電圧供給回路を設けることによって、各モード
に応じた適切な電流供給を実現することが出来るので、
電圧供給回路に於ける電力消費を最小限に抑さえること
が可能となる。
【００３３】
【発明の実施の形態】以下に本発明の原理と実施例を添
付の図面を用いて説明する。図１に本発明の原理を示
す。図１に示されるように、本発明の原理によれば、複
数（ｎ個）の内部降圧回路１０−１乃至１０−ｎは、論
理回路１１からの信号によって駆動される。論理回路１
１は、半導体集積回路の動作モードを指定するモード信
号を受け取り、モード信号の論理演算に基づいて、内部
降圧回路１０−１乃至１０−ｎのうちの幾つかを駆動す
る。駆動する内部降圧回路１０−１乃至１０−ｎの数及
びどの回路を駆動するかは、論理回路１１の論理演算に
よって決定される。内部降圧回路１０−１乃至１０−ｎ
からの降圧電圧は、半導体集積回路の内部回路に供給さ
れる。
付の図面を用いて説明する。図１に本発明の原理を示
す。図１に示されるように、本発明の原理によれば、複
数（ｎ個）の内部降圧回路１０−１乃至１０−ｎは、論
理回路１１からの信号によって駆動される。論理回路１
１は、半導体集積回路の動作モードを指定するモード信
号を受け取り、モード信号の論理演算に基づいて、内部
降圧回路１０−１乃至１０−ｎのうちの幾つかを駆動す
る。駆動する内部降圧回路１０−１乃至１０−ｎの数及
びどの回路を駆動するかは、論理回路１１の論理演算に
よって決定される。内部降圧回路１０−１乃至１０−ｎ
からの降圧電圧は、半導体集積回路の内部回路に供給さ
れる。
【００３４】このような構成とすることにより、モード
信号が指定する各モードに於て半導体集積回路の内部回
路が必要とする電流供給量に応じて、適切な数の内部降
圧回路を適切な部位に於て駆動することが可能になる。
従って、内部降圧回路が消費する電力を必要最小限に抑
さえることが可能となる。
信号が指定する各モードに於て半導体集積回路の内部回
路が必要とする電流供給量に応じて、適切な数の内部降
圧回路を適切な部位に於て駆動することが可能になる。
従って、内部降圧回路が消費する電力を必要最小限に抑
さえることが可能となる。
【００３５】図２は、本発明の原理をＳＤＲＡＭに応用
する場合の構成を示す。図２に於てモード信号として
は、アクティブモードを指定するアクティブモード信号
と、アイドリングモードを指定するアイドリングモード
信号とが供給される。論理回路１１は、アクティブモー
ド信号とアイドリングモード信号とを入力とするオア回
路２１−１乃至２１−ｍを含む。
する場合の構成を示す。図２に於てモード信号として
は、アクティブモードを指定するアクティブモード信号
と、アイドリングモードを指定するアイドリングモード
信号とが供給される。論理回路１１は、アクティブモー
ド信号とアイドリングモード信号とを入力とするオア回
路２１−１乃至２１−ｍを含む。
【００３６】オア回路２１−１乃至２１−ｍは、アクテ
ィブモード信号とアイドリングモード信号との論理和を
取り、その出力を内部降圧回路１０−１乃至１０−ｍ
（ｍ＜ｎ）に供給する。従って内部降圧回路１０−１乃
至１０−ｍは、アクティブモード時及びアイドリングモ
ード時の両方において作動し、降圧電圧をＳＤＲＡＭの
内部回路に供給する。内部降圧回路１０−１乃至１０−
ｍは主に、アイドリングモードに於ても動作する入力回
路に対して、降圧電圧を供給することを目的とする。
ィブモード信号とアイドリングモード信号との論理和を
取り、その出力を内部降圧回路１０−１乃至１０−ｍ
（ｍ＜ｎ）に供給する。従って内部降圧回路１０−１乃
至１０−ｍは、アクティブモード時及びアイドリングモ
ード時の両方において作動し、降圧電圧をＳＤＲＡＭの
内部回路に供給する。内部降圧回路１０−１乃至１０−
ｍは主に、アイドリングモードに於ても動作する入力回
路に対して、降圧電圧を供給することを目的とする。
【００３７】論理回路１１は、アクティブモード信号を
内部降圧回路１０−ｍ＋１乃至１０−ｎに供給する。従
って内部降圧回路１０−ｍ＋１乃至１０−ｎは、アクテ
ィブモード時のみ作動し、降圧電圧をＳＤＲＡＭの内部
回路に供給する。内部降圧回路１０−ｍ＋１乃至１０−
ｎは主に、アイドリングモードで動作しないがアクティ
ブモードでは動作する内部回路に降圧電圧を供給するこ
とを目的とする。
内部降圧回路１０−ｍ＋１乃至１０−ｎに供給する。従
って内部降圧回路１０−ｍ＋１乃至１０−ｎは、アクテ
ィブモード時のみ作動し、降圧電圧をＳＤＲＡＭの内部
回路に供給する。内部降圧回路１０−ｍ＋１乃至１０−
ｎは主に、アイドリングモードで動作しないがアクティ
ブモードでは動作する内部回路に降圧電圧を供給するこ
とを目的とする。
【００３８】このような構成とすることにより、ＳＤＲ
ＡＭに於てアイドリングモードの場合、活性状態の入力
回路が必要とする電流供給量を内部降圧回路１０−１乃
至１０−ｍが供給し、アクティブモードの場合には、入
力回路を含む活性化された内部回路が必要とする電流供
給量を内部降圧回路１０−ｍ＋１乃至１０−ｎが供給す
ることが出来る。従って、適切な数の内部降圧回路を適
切な部位に於て駆動することが可能になり、内部降圧回
路が消費する電力を必要最小限に抑さえることが出来
る。
ＡＭに於てアイドリングモードの場合、活性状態の入力
回路が必要とする電流供給量を内部降圧回路１０−１乃
至１０−ｍが供給し、アクティブモードの場合には、入
力回路を含む活性化された内部回路が必要とする電流供
給量を内部降圧回路１０−ｍ＋１乃至１０−ｎが供給す
ることが出来る。従って、適切な数の内部降圧回路を適
切な部位に於て駆動することが可能になり、内部降圧回
路が消費する電力を必要最小限に抑さえることが出来
る。
【００３９】図３は、本発明を適用したＳＤＲＡＭの実
施例を示す図である。図３のＳＤＲＡＭは、アドレス入
力回路３０、コマンド入力回路３１、パワーダウンユニ
ット３２、バンクデコーダ３３、コマンドデコーダ３
４、バンク３５、バンク３６、データ入出力回路３７、
及び内部降圧回路５０乃至５５を含む。バンク３５及び
３６の各々は、周辺回路４０及びコア回路４１を含む。
施例を示す図である。図３のＳＤＲＡＭは、アドレス入
力回路３０、コマンド入力回路３１、パワーダウンユニ
ット３２、バンクデコーダ３３、コマンドデコーダ３
４、バンク３５、バンク３６、データ入出力回路３７、
及び内部降圧回路５０乃至５５を含む。バンク３５及び
３６の各々は、周辺回路４０及びコア回路４１を含む。
【００４０】外部から入力される／ＲＥ（Ras Enabl
e）、／ＣＥ（Cas Enable）、／Ｗ（Write ）、／ＣＳ
(Chip Select）、及びＣＫＥ（Clock Enable）等のコマ
ンド信号は、コマンド入力回路３１に於てバッファさ
れ、コマンドデコーダ３４に供給される。コマンドデコ
ーダ３４は、供給されたコマンド信号をデコードして解
釈し、ライト信号、リード信号、アイドリング（リセッ
ト或いはプリチャージ）信号、アクティブ信号等を生成
する。これらのライト信号、リード信号、アイドリング
信号、アクティブ信号、及びパワーダウンユニット３２
が供給するパワーダウン信号等によって、ＳＤＲＡＭの
内部回路が制御される。ライト信号はＳＤＲＡＭが書き
込み動作にあることを示し、リード信号はＳＤＲＡＭが
読み出し動作にあることを示す。パワーダウン信号、ア
イドリング信号、及びアクティブ信号は各々、ＳＤＲＡ
Ｍのパワーダウンモード、アイドリングモード、及びア
クティブモードを示す信号である。
e）、／ＣＥ（Cas Enable）、／Ｗ（Write ）、／ＣＳ
(Chip Select）、及びＣＫＥ（Clock Enable）等のコマ
ンド信号は、コマンド入力回路３１に於てバッファさ
れ、コマンドデコーダ３４に供給される。コマンドデコ
ーダ３４は、供給されたコマンド信号をデコードして解
釈し、ライト信号、リード信号、アイドリング（リセッ
ト或いはプリチャージ）信号、アクティブ信号等を生成
する。これらのライト信号、リード信号、アイドリング
信号、アクティブ信号、及びパワーダウンユニット３２
が供給するパワーダウン信号等によって、ＳＤＲＡＭの
内部回路が制御される。ライト信号はＳＤＲＡＭが書き
込み動作にあることを示し、リード信号はＳＤＲＡＭが
読み出し動作にあることを示す。パワーダウン信号、ア
イドリング信号、及びアクティブ信号は各々、ＳＤＲＡ
Ｍのパワーダウンモード、アイドリングモード、及びア
クティブモードを示す信号である。
【００４１】アイドリング（リセット或いはプリチャー
ジ）信号はＤＲＡＭ内のアクティブモード、リードモー
ド、ライトモードをリセットする信号で、パワーダウン
信号が出ない場合はＳＤＲＡＭはアイドリングモードに
される。外部から入力されるアドレス信号Ａ００乃至Ａ
１４は、アドレス入力回路３０によってバッファされ、
一部（例えばアドレス信号Ａ１３及びＡ１４）がバンク
デコーダ３３に供給される。バンクデコーダ３３は、供
給されたアドレス信号Ａ１３及びＡ１４をデコードして
複数のバンクのうちの一つを選択する。なお図３には、
２つのバンク３５及び３６のみが示される。残りのアド
レス信号Ａ００乃至Ａ１２は、各バンク３５及び３６に
供給される。選択されたバンク３５或いは３６に於て
は、供給されたアドレス信号Ａ００乃至Ａ１２を周辺回
路４０がデコードして、コア回路４１の指定されたアド
レスにアクセスする。
ジ）信号はＤＲＡＭ内のアクティブモード、リードモー
ド、ライトモードをリセットする信号で、パワーダウン
信号が出ない場合はＳＤＲＡＭはアイドリングモードに
される。外部から入力されるアドレス信号Ａ００乃至Ａ
１４は、アドレス入力回路３０によってバッファされ、
一部（例えばアドレス信号Ａ１３及びＡ１４）がバンク
デコーダ３３に供給される。バンクデコーダ３３は、供
給されたアドレス信号Ａ１３及びＡ１４をデコードして
複数のバンクのうちの一つを選択する。なお図３には、
２つのバンク３５及び３６のみが示される。残りのアド
レス信号Ａ００乃至Ａ１２は、各バンク３５及び３６に
供給される。選択されたバンク３５或いは３６に於て
は、供給されたアドレス信号Ａ００乃至Ａ１２を周辺回
路４０がデコードして、コア回路４１の指定されたアド
レスにアクセスする。
【００４２】データ読み出しの場合は、選択されたバン
ク３５或いは３６のコア回路４１の指定されたアドレス
からデータが読み出され、データ入出力回路３７を介し
てデータＤＱ０乃至ＤＱ３１として外部に供給される。
データ書き込みの場合は、データ入出力回路３７を介し
て外部から供給されたデータＤＱ０乃至ＤＱ３１が、選
択されたバンク３５或いは３６のコア回路４１の指定さ
れたアドレスに書き込まれる。
ク３５或いは３６のコア回路４１の指定されたアドレス
からデータが読み出され、データ入出力回路３７を介し
てデータＤＱ０乃至ＤＱ３１として外部に供給される。
データ書き込みの場合は、データ入出力回路３７を介し
て外部から供給されたデータＤＱ０乃至ＤＱ３１が、選
択されたバンク３５或いは３６のコア回路４１の指定さ
れたアドレスに書き込まれる。
【００４３】パワーダウンユニット３２は／ＣＫＥ信号
をモニターして、パワーダウンモードが指定された時に
は、パワーダウン信号をイネーブルにする。パワーダウ
ン信号は、アドレス入力回路３０、コマンド入力回路３
１、及びデータ入出力回路３７に供給されて、パワーダ
ウンモード時にこれらの回路の動作を停止させる。具体
的には、これらの回路を構成する例えば図６の差動増幅
回路のＮＭＯＳトランジスタ２２５のゲート入力に、パ
ワーダウン信号の反転信号が供給される。／ＣＫＥ信号
をモニターし続けるパワーダウンユニット３２は、パワ
ーダウンモードが解除されたときには、パワーダウン信
号をディスエーブルにして、アドレス入力回路３０、コ
マンド入力回路３１、及びデータ入出力回路３７を駆動
状態とする。
をモニターして、パワーダウンモードが指定された時に
は、パワーダウン信号をイネーブルにする。パワーダウ
ン信号は、アドレス入力回路３０、コマンド入力回路３
１、及びデータ入出力回路３７に供給されて、パワーダ
ウンモード時にこれらの回路の動作を停止させる。具体
的には、これらの回路を構成する例えば図６の差動増幅
回路のＮＭＯＳトランジスタ２２５のゲート入力に、パ
ワーダウン信号の反転信号が供給される。／ＣＫＥ信号
をモニターし続けるパワーダウンユニット３２は、パワ
ーダウンモードが解除されたときには、パワーダウン信
号をディスエーブルにして、アドレス入力回路３０、コ
マンド入力回路３１、及びデータ入出力回路３７を駆動
状態とする。
【００４４】内部降圧回路５０は、ＳＤＲＡＭのモード
に関わらず常時動作して降圧電圧をＳＤＲＡＭの内部回
路に供給する。この内部降圧回路５０は、パワーダウン
モード時に、パワーダウンユニット３２を駆動するため
に設けられる。内部降圧回路５１乃至５５は、図２の本
発明を適用したものであり、図２の構成とは異なり、論
理回路１１を各内部降圧回路に内蔵したものとなってい
る。図４は、論理回路１１を内蔵した内部降圧回路５１
の回路構成の一例を示す。
に関わらず常時動作して降圧電圧をＳＤＲＡＭの内部回
路に供給する。この内部降圧回路５０は、パワーダウン
モード時に、パワーダウンユニット３２を駆動するため
に設けられる。内部降圧回路５１乃至５５は、図２の本
発明を適用したものであり、図２の構成とは異なり、論
理回路１１を各内部降圧回路に内蔵したものとなってい
る。図４は、論理回路１１を内蔵した内部降圧回路５１
の回路構成の一例を示す。
【００４５】図４に示されるように、例えば内部降圧回
路５１は、図５の内部降圧回路２１０と同様の構成の内
部降圧回路５１’に、内蔵の論理回路１１としてオア回
路６０が付加された構成となっている。内部降圧回路５
１は、アイドリング信号及びアクティブ信号を受け取
り、オア回路６０によってこれらの信号の論理和をと
る。この論理和に応じて、内部降圧回路５１’の動作／
非動作が切り替わることになる。なおアクティブ信号し
か入力されない内部降圧回路５３乃至５５に於ては、オ
ア回路６０は設けられずに、アクティブ信号が直接に内
部降圧回路の動作／非動作を切り替える。
路５１は、図５の内部降圧回路２１０と同様の構成の内
部降圧回路５１’に、内蔵の論理回路１１としてオア回
路６０が付加された構成となっている。内部降圧回路５
１は、アイドリング信号及びアクティブ信号を受け取
り、オア回路６０によってこれらの信号の論理和をと
る。この論理和に応じて、内部降圧回路５１’の動作／
非動作が切り替わることになる。なおアクティブ信号し
か入力されない内部降圧回路５３乃至５５に於ては、オ
ア回路６０は設けられずに、アクティブ信号が直接に内
部降圧回路の動作／非動作を切り替える。
【００４６】このように論理回路１１を内部降圧回路内
に含めることによって、パワーダウン信号、アイドリン
グ信号、及びアクティブ信号を伝送するモード信号線を
直接に内部降圧回路５０乃至５５に供給することが出来
る。従って、ＳＤＲＡＭ内の配線を簡略化することがで
きる。
に含めることによって、パワーダウン信号、アイドリン
グ信号、及びアクティブ信号を伝送するモード信号線を
直接に内部降圧回路５０乃至５５に供給することが出来
る。従って、ＳＤＲＡＭ内の配線を簡略化することがで
きる。
【００４７】なお実際には図３に示されるように、内部
降圧回路５０は常時動作状態にあるので信号線を供給す
る必要はない。また内部降圧回路５１及び５２は、アイ
ドリング信号及びアクティブ信号を受け取り、アイドリ
ングモード及びアクティブモードに於て降圧電圧をＳＤ
ＲＡＭの内部回路に供給する。内部降圧回路５３乃至５
５は、アクティブ信号のみを受け取り、アクティブモー
ドに於てのみ、降圧電圧をＳＤＲＡＭの内部回路に供給
する。
降圧回路５０は常時動作状態にあるので信号線を供給す
る必要はない。また内部降圧回路５１及び５２は、アイ
ドリング信号及びアクティブ信号を受け取り、アイドリ
ングモード及びアクティブモードに於て降圧電圧をＳＤ
ＲＡＭの内部回路に供給する。内部降圧回路５３乃至５
５は、アクティブ信号のみを受け取り、アクティブモー
ドに於てのみ、降圧電圧をＳＤＲＡＭの内部回路に供給
する。
【００４８】図３に示されるように、内部降圧回路は、
ＳＤＲＡＭチップ内の内部電圧のバラツキを少なくする
ように複数箇所に配置されている。内部降圧回路５１及
び５２は主に、アドレス入力回路３０、コマンド入力回
路３１、パワーダウンユニット３２、バンクデコーダ３
３、コマンドデコーダ３４に降圧電圧を供給するために
設けられる。内部降圧回路５３及び５４は主に、バンク
３５及び３６とデータ入出力回路３７に降圧電圧を供給
するために設けられる。また内部降圧回路５５は、バン
ク３５及び３６とデータ入出力回路３７に降圧電圧を供
給するために専用に設けられる。
ＳＤＲＡＭチップ内の内部電圧のバラツキを少なくする
ように複数箇所に配置されている。内部降圧回路５１及
び５２は主に、アドレス入力回路３０、コマンド入力回
路３１、パワーダウンユニット３２、バンクデコーダ３
３、コマンドデコーダ３４に降圧電圧を供給するために
設けられる。内部降圧回路５３及び５４は主に、バンク
３５及び３６とデータ入出力回路３７に降圧電圧を供給
するために設けられる。また内部降圧回路５５は、バン
ク３５及び３６とデータ入出力回路３７に降圧電圧を供
給するために専用に設けられる。
【００４９】パワーダウンモードに於ては上述のよう
に、内部降圧回路５０のみが動作して、パワーダウンユ
ニット３２に必要な駆動電流を供給する。アイドリング
モードに於ては、内部降圧回路５０に加えて内部降圧回
路５１及び５２が動作することによって、アドレス入力
回路３０及びコマンド入力回路３１等の入力回路を駆動
するために必要な電流を供給する。
に、内部降圧回路５０のみが動作して、パワーダウンユ
ニット３２に必要な駆動電流を供給する。アイドリング
モードに於ては、内部降圧回路５０に加えて内部降圧回
路５１及び５２が動作することによって、アドレス入力
回路３０及びコマンド入力回路３１等の入力回路を駆動
するために必要な電流を供給する。
【００５０】アクティブモードに於ては、内部降圧回路
５０乃至５２に加えて内部降圧回路５３乃至５５が駆動
することで、バンク３５及び３６の周辺回路４０及びコ
ア回路４１とデータ入出力回路３７が動作するために必
要な電流を供給する。このようにアクティブモードでは
動作する内部回路がＳＤＲＡＭチップ全域に存在する
が、アイドリングモードでは入力回路のみを活性化すれ
ばよい。またパワーダウンモードではパワーダウンユニ
ットのみを駆動すればよい。従って、モードを指定する
モード信号（アイドリング信号、アクティブ信号）に基
づいて、適切な部位に配置された内部降圧回路を適切な
数だけ動作させることによって、各モードに於ける内部
降圧回路の電流消費を必要最小限に抑さえることが出来
る。
５０乃至５２に加えて内部降圧回路５３乃至５５が駆動
することで、バンク３５及び３６の周辺回路４０及びコ
ア回路４１とデータ入出力回路３７が動作するために必
要な電流を供給する。このようにアクティブモードでは
動作する内部回路がＳＤＲＡＭチップ全域に存在する
が、アイドリングモードでは入力回路のみを活性化すれ
ばよい。またパワーダウンモードではパワーダウンユニ
ットのみを駆動すればよい。従って、モードを指定する
モード信号（アイドリング信号、アクティブ信号）に基
づいて、適切な部位に配置された内部降圧回路を適切な
数だけ動作させることによって、各モードに於ける内部
降圧回路の電流消費を必要最小限に抑さえることが出来
る。
【００５１】本発明は実施例に基づいて説明されたが、
特定の実施例に限られることなく、様々な修正や変形
を、特許請求の範囲内で行うことが出来る。例えば、図
２及び図３の例に於ては、アクティブモード信号（アク
ティブ信号）及びアイドリングモード信号（アイドリン
グ信号）のみを用いて駆動する内部降圧回路の数を決定
しているが、アクティブモード信号、アイドリングモー
ド信号、パワーダウン信号の全てを用いて内部降圧回路
の駆動数を決定してもよい。また図３の例では、図２の
論理回路１１が各内部降圧回路に内蔵されているが、論
理演算機能を一箇所に纏めて独立した論理回路を設けて
もよい。
特定の実施例に限られることなく、様々な修正や変形
を、特許請求の範囲内で行うことが出来る。例えば、図
２及び図３の例に於ては、アクティブモード信号（アク
ティブ信号）及びアイドリングモード信号（アイドリン
グ信号）のみを用いて駆動する内部降圧回路の数を決定
しているが、アクティブモード信号、アイドリングモー
ド信号、パワーダウン信号の全てを用いて内部降圧回路
の駆動数を決定してもよい。また図３の例では、図２の
論理回路１１が各内部降圧回路に内蔵されているが、論
理演算機能を一箇所に纏めて独立した論理回路を設けて
もよい。
【００５２】
【発明の効果】請求項１及び請求項６の発明に於ては、
内部回路に供給する電流量を、電圧供給回路の駆動数を
調整することによって変化させるので、各動作モードに
応じて適切な電流量を供給することが出来る。従って、
電圧供給回路に於ける電力消費を最小限に抑さえること
が可能となる。
内部回路に供給する電流量を、電圧供給回路の駆動数を
調整することによって変化させるので、各動作モードに
応じて適切な電流量を供給することが出来る。従って、
電圧供給回路に於ける電力消費を最小限に抑さえること
が可能となる。
【００５３】請求項２及び請求項７の発明に於ては、同
期型ＤＲＡＭに於て、電圧供給回路に於ける電力消費を
最小限に抑さえることが可能となる。請求項３及び請求
項８の発明に於ては、同期型ＤＲＡＭのパワーダウンモ
ード、アイドリングモード、及びアクティブモードに対
して、適切な電流量を供給することが出来る。従って、
同期型ＤＲＡＭに於て、電圧供給回路に於ける電力消費
を最小限に抑さえることが可能となる。
期型ＤＲＡＭに於て、電圧供給回路に於ける電力消費を
最小限に抑さえることが可能となる。請求項３及び請求
項８の発明に於ては、同期型ＤＲＡＭのパワーダウンモ
ード、アイドリングモード、及びアクティブモードに対
して、適切な電流量を供給することが出来る。従って、
同期型ＤＲＡＭに於て、電圧供給回路に於ける電力消費
を最小限に抑さえることが可能となる。
【００５４】請求項４及び請求項９の発明に於ては、複
数の動作モードの各々を示す信号の論理演算を行うこと
によって、容易に電圧供給回路の駆動数を決定すること
が出来る。請求項５の発明に於ては、動作モード信号の
信号線を直接に電圧供給回路に接続することによって、
チップ内の配線を簡略化することが出来る。
数の動作モードの各々を示す信号の論理演算を行うこと
によって、容易に電圧供給回路の駆動数を決定すること
が出来る。請求項５の発明に於ては、動作モード信号の
信号線を直接に電圧供給回路に接続することによって、
チップ内の配線を簡略化することが出来る。
【００５５】請求項１０の発明に於ては、データアクセ
スモード或いは入力回路のみが活性であるモードに於て
は動作し、全ての内部回路が非活性であるモードに於て
は非動作となる電圧供給回路を設けることによって、各
モードに応じた適切な電流供給を実現することが出来る
ので、電圧供給回路に於ける電力消費を最小限に抑さえ
ることが可能となる。
スモード或いは入力回路のみが活性であるモードに於て
は動作し、全ての内部回路が非活性であるモードに於て
は非動作となる電圧供給回路を設けることによって、各
モードに応じた適切な電流供給を実現することが出来る
ので、電圧供給回路に於ける電力消費を最小限に抑さえ
ることが可能となる。
【図１】本発明の原理により内部降圧回路を制御する構
成を示す図である。
成を示す図である。
【図２】本発明の原理をＳＤＲＡＭに応用した場合の構
成を示す図である。
成を示す図である。
【図３】本発明を適用したＳＤＲＡＭの実施例を示す図
である。
である。
【図４】図３のＳＤＲＡＭの内部降圧回路の一例を示す
回路図である。
回路図である。
【図５】従来の内部降圧回路の一例を示す回路図であ
る。
る。
【図６】ＳＤＲＡＭで用いられる入力バッファの回路構
成を示す図である。
成を示す図である。
１０−１、１０−２、・・・、１０−ｎ 内部降圧回路 １１ 論理回路 ３０ アドレス入力回路 ３１ コマンド入力回路 ３２ パワーダウンユニット ３３ バンクデコーダ ３４ コマンドデコーダ ３５、３６ バンク ３７ データ入出力回路 ４０ 周辺回路 ４１ コア回路 ５０、５１、５２、５３、５４、５５ 内部降圧回路 ２００、２１０ 内部降圧回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/407
Claims (10)
- 【請求項１】入力回路を含む内部回路が非活性である第
１の動作モードと、該内部回路のうち前記入力回路は活
性でありコマンド入力を待つ第２の動作モードと、デー
タアクセスを行なう第３の動作モードを有し、選択され
た動作モードで動作する半導体装置であって、 前記入力回路及び前記内部回路に内部電圧を供給する複
数の電圧供給回路と、 前記選択された動作モードを示す信号に基づいて、前記
第１乃至第３の動作モードの各々に対してそれぞれ異な
る数の電圧供給回路を駆動させる制御回路を有すること
を特徴とする半導体装置。 - 【請求項２】前記半導体装置は同期型ＤＲＡＭであるこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】前記第１の動作モードはパワーダウンモー
ド、前記第２の動作モードはアイドリングモード、前記
第３の動作モードはアクティブモードであることを特徴
とする請求項２記載の半導体装置。 - 【請求項４】前記制御回路は、前記第１乃至第３の動作
モードの各々を示す信号の論理演算によって、前記複数
の電圧供給回路のうちの所定数を選択することを特徴と
する請求項１記載の半導体装置。 - 【請求項５】前記制御回路は、前記複数の電圧供給回路
に分散されて配置されていることを特徴とする請求項１
記載の半導体装置。 - 【請求項６】前記内部電圧は前記内部回路を動作させる
ための内部駆動電圧であり、前記複数の電圧供給回路
は、外部駆動電圧を降下させた前記内部駆動電圧を生成
することを特徴とする請求項１記載の半導体装置。 - 【請求項７】入力回路を含む内部回路が非活性である第
１の動作モードと、該内部回路のうち前記入力回路は活
性でありコマンド入力を待つ第２の動作モードと、デー
タアクセスを行なう第３の動作モードを有し、選択され
た動作モードで動作する半導体装置において、 ａ）該選択された動作モードを示す信号に基づいて、前
記入力回路及び前記内部回路に電流を供給する電圧供給
回路の駆動数を決定し、 ｂ）該電圧供給回路を該駆動数だけ駆動することによ
り、該選択された動作モードで前記内部回路が必要とす
る電流を供給することを特徴とする各段階を含み、該駆
動数は該複数の動作モードの各々に対して異なることを
特徴とする方法。 - 【請求項８】前記半導体装置は同期型ＤＲＡＭであるこ
とを特徴とする請求項７記載の方法。 - 【請求項９】前記段階ａ）は、前記複数の動作モードの
各々を示す信号の論理演算によって前記駆動数を決定す
ることを特徴とする請求項７記載の方法。 - 【請求項１０】前記第１の動作モードはパワーダウンモ
ード、前記第２の動作モードはアイドリングモード、前
記第３の動作モードはアクティブモードであることを特
徴とする請求項８記載の方法。
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| JP27474596A JP3319960B2 (ja) | 1996-10-17 | 1996-10-17 | 半導体装置 |
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- 1997-03-28 TW TW086104044A patent/TW382667B/zh not_active IP Right Cessation
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