KR100396897B1 - 페리(ｐｅｒｉ)용 전압 발생 회로와 이를 구비하는 반도체메모리 장치 및 전압 발생 방법 - Google Patents

페리(ｐｅｒｉ)용 전압 발생 회로와 이를 구비하는 반도체메모리 장치 및 전압 발생 방법 Download PDF

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Abstract

페리(peri)용 전압 발생 회로와 이를 구비하는 반도체 메모리 장치 및 전압 발생 방법이 개시된다. 본발명에 따른 가변 냅부 전압 발생 회로는 제어부 및 내부 전압 발생부를 구비한다. 제어부는 데이터를 저장하는 메모리 뱅크들을 인에이블시키는 뱅크 활성 명령 및 소정의 뱅크 활성 신호에 응답하여 소정의 제어 신호를 발생한다. 내부 전압 발생부는 제어 신호에 응답하고, 소정의 기준 전압을 수신하여 기준 전압과 동일한 레벨의 내부 전압을 출력한다. 여기서, 제어 신호는 뱅크 활성 명령 및 뱅크 활성 신호가 동시에 인에이블 되는 경우에 인에이블 된다. 또한 뱅크 활성 신호는 뱅크 어드레스에 응답하여 발생되는 것을 특징으로 한다.
본 발명에 따른 가변 내부 전압 발생 회로와 이를 구비하는 반도체 메모리 장치 및 내부 전압 발생방법은, 뱅크 어드레스에 의해 선택되어 동작되는 뱅크들의 주변 회로들로만 내부 전압을 공급할 수 있어서 불필요한 전력 소모를 방지할 수 있고, 또한 내부 전압의 크기를 조절할 수 있어서 항상 적절한 내부 전압을 공급할 수 있는 장점이 있다.

Description

페리(ＰＥＲＩ)용 전압 발생 회로와 이를 구비하는 반도체 메모리 장치 및 전압 발생 방법{Voltage generating circuit for periphery, Semiconductor memory device having the circuit and method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 소정 레벨의 외부 전원 전압을 수신하고 이를 내부 전원 전압으로 변환하여 뱅크들의 주변회로에 전원을 공급하는 내부 전원 전압 발생 회로, 이를 구비하는 반도체 메모리 장치 및 내부 전원 전압의 발생 방법에 관한 것이다.
최근 반도체 메모리 장치에서는 고속 동작과 동작 전류의 감소 등의 반도체특성 개선을 위하여 3 볼트 내지 6 볼트의 동작 영역에서는 외부 공급 전압(external power voltage)에 관계없이 일정한 레벨을 유지하는 IVC(Internal Voltage Convertor)발생 회로를 채용하고 있다. 또한, EVC(external VCC)를 사용하도록 설계된 3.3 볼트의 낮은 전원 전압에서 동작하는 제품은 높은 전원 전압에서의 VIH 레벨의 취약과 동작 전류의 증대 등의 문제가 있으므로 IVC를 사용하여 이러한 단점을 없앤 제품이 각광받고 있다.
내부 전압 발생 회로(IVC)에는 어레이용 내부전압 발생 회로(AIVC)와 페리(peri)용 내부 전압 발생 회로(PIVC)가 있다.
어레이용 내부 전압 발생 회로는 메모리 어레이 뱅크에 데이터를 저장하거나 또는 메모리 어레이 뱅크로부터 데이터를 독출하는데 필요한 소정의 전압을 공급한다.
페리용 내부 전압 발생 회로는 메모리 어레이 뱅크이외의 뱅크의 주변회로들, 예컨대, 디코더, 입력 버퍼, 출력 버퍼, 입출력 라인등이 동작하는데 필요한 소정의 전압을 공급한다.
페리용 내부 전압 발생 회로는 전원이 턴 온 된 후, 항상 동작하는 대기용 내부 전압 발생 회로(PIVCS : Standby PIVC)와 메모리 뱅크가 인에이블 된 경우에만 동작하는 액티브용 내부 전압 발생 회로(PIVCA : Active PIVC)로 구분된다.
그러나 종래에는 페리용 내부 전압 발생 회로를 통해 전압을 공급함에 있어서 메모리 뱅크의 동작과 무관하게 획일적으로 내부 전압을 공급해왔으며, 단지 액티브 상태와 대기 상태로만 구별하여 왔다. 따라서 디바이스 측면에서는 항상 불필요한 전압의 공급이나 불충분한 전압의 공급이 존재하는 문제가 있다.
본 발명이 이루고자하는 기술적 과제는, 불필요한 전력소모를 방지하기 위해 뱅크 어드레스를 받아 동작하는 페리용 내부 전압 발생 회로를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 불필요한 전력소모를 방지하기 위해 뱅크 어드레스를 받아 동작하는 페리용 내부 전압 발생 회로를 구비하는 반도체 메모리 장치를 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 불필요한 전력소모를 방지하기 위해 뱅크 어드레스를 받아 주변 회로에 내부 전압을 공급하는 전압 발생 방법을 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 제 1 실시예에 따른 가변 내부 전압 발생 회로를 나타내는 회로도이다.
도 2는 본 발명의 제 2 실시예에 따른 가변 내부 전압 발생 회로를 나타내는 회로도이다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 1실시예에 따른 가변 내부 전압 발생 회로는, 제어부, 내부 전압 발생부를 구비하는 것을 특징으로 한다.
제어부는 데이터를 저장하는 메모리 뱅크들을 인에이블 시키는 뱅크 활성 명령 및 소정의 뱅크 활성 신호에 응답하여 소정의 제어 신호를 발생한다.
내부 전압 발생부는 상기 제어 신호에 응답하고, 소정의 기준 전압을 수신하여 상기 기준 전압과 동일한 레벨의 내부 전압을 출력한다. 여기서 상기 제어 신호는 상기 뱅크 활성 명령 및 상기 뱅크 활성 신호가 동시에 인에이블 되는 경우에 인에이블 되는 것을 특징으로 하며 상기 뱅크 활성 신호는 뱅크 어드레스에 응답하여 발생되는 것을 특징으로 한다.
상기 가변 내부 전압 발생 회로는 상기 내부 전압 발생부를 프리차지 하기 위한 레벨 변환부를 더 구비하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 제 2 실시예에 따른 가변 내부 전압 발생 회로는 커런트 미러부, 차동 증폭 입력부, 전류 싱크부를 구비함을 특징으로 한다.
커런트 미러부는 외부 전원 전압에 연결되고 커런트 미러를 형성하는 제 1 및 제 2 모스 트랜지스터들을 구비한다.
차동 증폭 입력부는 소정의 기준 전압이 게이트로 인가되는 제 3 모스 트랜지스터와 상기 기준 전압과 동일한 레벨의 전압을 내부 전압으로서 출력하며 상기 내부 전압이 게이트로 인가되는 제 4 모스 트랜지스터 및 외부 전원 전압과 제 4 모스 트랜지스터의 게이트 사이에 연결되고 상기 제 1 모스 트랜지스터의 한 단에 게이트가 연결되는 제 5 모스 트랜지스터를 구비한다.
전류 싱크부는 데이터를 저장하는 메모리 뱅크들을 인에이블 시키는 뱅크 활성 명령 및 소정의 뱅크 활성 신호에 의해 제어되고, 상기 뱅크 활성 신호에 응답하여 상기 내부 전압의 크기를 제어하는 것을 특징으로 한다.
상기 전류 싱크부는 접지 전압과 상기 제 3 모스 트랜지스터의 한 단 사이에 연결되고 상기 뱅크 활성 명령이 게이트로 인가되는 제 6 모스 트랜지스터, 및 접지 전압과 상기 제 4 모스 트랜지스터의 한 단 사이에 연결되고 상기 뱅크 활성 신호가 게이트로 인가되는 제 7 모스 트랜지스터를 구비한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 반도체 메모리 장치는 데이터를 저장하는 다수개의 메모리 뱅크들 및 뱅크 활성 명령및 소정의 뱅크 활성 신호에 응답하여 상기 뱅크들의 주변 회로에 내부 전압을 공급하는 가변 내부 전압 발생 회로를 다수개 구비함을 특징으로 한다.
상기 가변 내부 전압 발생 회로는 제어부 및 내부 전압 발생부를 구비한다.
제어부는 상기 뱅크 활성 명령 및 상기 뱅크 활성 신호에 응답하여 소정의 제어 신호를 발생한다. 내부 전압 발생부는 상기 제어 신호에 응답하고, 소정의 기준 전압을 수신하여 상기 기준 전압과 동일한 레벨의 내부 전압을 출력한다.
상기 제어 신호는 상기 뱅크 활성 명령 및 상기 뱅크 활성 신호가 동시에 인에이블 되는 경우에 인에이블 되는 것을 특징으로 하고 상기 뱅크 활성 신호는 뱅크 어드레스에 응답하여 발생되는 것을 특징으로 한다.
상기 반도체 메모리 장치는 상기 뱅크들을 인에이블 시키는 뱅크 활성 명령에 응답하여 상기 뱅크들의 주변 회로에 내부 전압을 공급하는 내부 전압 발생 회로를 더 구비하여 상기 가변 내부 전압 발생 회로와 혼합하여 사용할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 제 2 실시예에 따른 반도체 메모리 장치는 데이터를 저장하는 다수개의 메모리 뱅크들 및 상기 뱅크 활성 명령 및 소정의 뱅크 활성 신호에 응답하여 상기 뱅크들의 주변 회로에 상기 내부 전압을 공급하는 가변 내부 전압 발생 회로를 다수개 구비하는 것을 특징으로 한다.
상기 가변 내부 전압 발생 회로는 커런트 미러부, 차동 증폭 입력부 및 전류 싱크부를 구비한다.
커런트 미러부는 외부 전원 전압에 연결되고 커런트 미러를 형성하는 제 1및 제 2 모스 트랜지스터들을 구비한다.
차동 증폭 입력부는 소정의 기준 전압이 게이트로 인가되는 제 3 모스 트랜지스터와 상기 기준 전압과 동일한 레벨의 전압을 상기 내부 전압으로서 출력하며 상기 내부 전압이 게이트로 인가되는 제 4 모스 트랜지스터 및 외부 전원 전압과 제 4 모스 트랜지스터의 게이트 사이에 연결되고 상기 제 1 모스 트랜지스터의 한 단에 게이트가 연결되는 제 5 모스 트랜지스터를 구비한다.
전류 싱크부는 상기 뱅크 활성 명령 및 상기 뱅크 활성 신호에 의해 제어되고 상기 뱅크 활성 신호에 응답하여 상기 내부 전압의 크기를 제어한다.
상기 전류 싱크부는 접지 전압과 상기 제 3 모스 트랜지스터의 한 단 사이에 연결되고 상기 뱅크 활성 명령이 게이트로 인가되는 제 6 모스 트랜지스터 및 접지 전압과 상기 제 4 모스 트랜지스터의 한 단 사이에 연결되고 상기 뱅크 활성 신호가 게이트로 인가되는 제 7 모스 트랜지스터를 구비하는 것을 특징으로 한다.
상기 반도체 메모리 장치는 상기 뱅크들을 인에이블 시키는 뱅크 활성 명령에 응답하여 상기 뱅크들의 주변 회로에 내부 전압을 공급하는 내부 전압 발생 회로를 더 구비하여 상기 가변 내부 전압 발생 회로와 혼합하여 사용할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 전압 발생 방법은, 데이터를 저장하는 다수개의 메모리 뱅크들의 주변 회로에 내부 전압을 발생하는 방법에 있어서 (a)상기 뱅크들을 인에이블 시키는 뱅크 활성 명령 및 소정의 뱅크 활성 신호를 수신하는 단계, (b)상기 뱅크 활성 명령 및 상기 뱅크 활성 신호가 동시에 인에이블 되는 경우에 소정의 제어 신호를 발생하는 단계 및 (c)상기 제어 신호에 응답하고, 소정의 기준 전압을 수신하여 상기 기준 전압과 동일한 레벨의 상기 내부 전압을 출력하는 단계를 구비하는 것을 특징으로 한다.
여기서, 상기 뱅크 활성 신호는 뱅크 어드레스에 응답하여 발생되는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 제 1 실시예에 따른 가변 내부 전압 발생 회로를 나타내는 회로도이다.
도 1을 참조하면, 본 발명의 제 1 실시예에 따른 가변 내부 전압 발생 회로(100)는 데이터를 저장하는 메모리 뱅크들을 인에이블 시키는 뱅크 활성 명령(BACT) 및 소정의 뱅크 활성 신호(BAIF)에 응답하여 소정의 제어 신호(CTRLS)를 발생하는 제어부(110) 및 제어 신호(CTRLS)에 응답하고, 소정의 기준 전압(VREF)을 수신하여 기준 전압(VREF)과 동일한 레벨의 내부 전압(VINT)을 출력하는 내부 전압 발생부(120)를 구비한다.
여기서 제어 신호(CTRLS)는 뱅크 활성 명령(BACT) 및 뱅크 활성 신호(BAIF)가 동시에 인에이블 되는 경우에 인에이블 되는 것을 특징으로 한다.
이하 도 1을 참조하여 본 발명의 제 1 실시예에 따른 가변 내부 전압 발생 회로(100)의 동작이 상세히 설명된다.
뱅크 활성 명령(BACT)은 반도체 메모리 장치 내부의 모든 뱅크들을 인에이블 시키는 외부 명령이다. 뱅크 활성 명령(BACT)이 인가된 후 뱅크 어드레스에 의해 뱅크들이 선택되면 선택된 뱅크들이 동작된다.
뱅크 활성 신호(BAIF)는 뱅크 어드레스에 응답하여 발생되는 신호로서 뱅크 어드레스가 입력되면 디코딩 수단(미도시)을 통하여 대응되는 뱅크 활성 신호(BAIF)가 인에이블 된다. 이때 뱅크 활성 신호(BAIF)는 하이 레벨일 때 인에이블 될 수도 있고 로우 레벨일 때 인에이블 될 수도 있다. 즉, 뱅크 활성 신호(BAIF)는 뱅크 활성 명령(BACT)을 받아 동작 준비가 되어있는 뱅크들을 동작시키기 위한 뱅크 어드레스가 입력되면 뱅크 어드레스에 응답하여 발생되며, 뱅크 어드레스에 대응되는 뱅크들의 주변 회로들로 내부 전압을 인가한다.
제어부(110)는 뱅크 활성 명령(BACT) 및 뱅크 활성 신호(BAIF)에 응답하여 소정의 제어 신호(CTRLS)를 발생한다. 즉, 뱅크 활성 명령(BACT)과 뱅크 활성 신호(BAIF)가 동시에 인에이블된 경우 제어 신호(CTRLS)가 인에이블 되어 내부 전압 발생부(120)가 제어된다.
제어부(110)에 대해 좀더 설명하면, 제어부(110)는 뱅크 활성 명령(BACT) 및 뱅크 활성 신호(BAIF)를 논리곱하여 반전하는 반전 논리곱 수단(111) 및 반전 논리곱 수단(111)의 출력을 반전시켜 제어 신호(CTRLS)를 발생하는 인버터(113)를 구비한다. 인버터(113)는 반전 논리곱 수단(111)의 출력신호를 반전시키고 드라이빙 능력을 강화시킨다.
뱅크 활성 신호(BAIF)와 뱅크 활성 명령(BACT)이 모두 하이 레벨로 인에이블 되면 제어 신호(CTRLS)는 하이 레벨로 발생된다. 제어부(110)의 구성은 뱅크 활성 명령(BACT)과 뱅크 활성 신호(BAIF)가 모두 인에이블 될 경우 제어 신호(CTRLS)가 인에이블 되도록 하는 기능을 가지는 모든 회로 구성을 포함할 수 있다.
내부 전압 발생부(120)는 제어 신호(CTRLS)에 응답하고, 소정의 기준 전압(VREF)을 수신하여 기준 전압(VREF)과 동일한 레벨의 내부 전압(VINT)을 출력한다. 내부 전압 발생부(120)는 기준 전압(VREF)을 입력하는 차동 증폭기일 수 있다.
내부 전압 발생부(120)의 구성 및 동작에 대해 살펴본다.
내부 전압 발생부(120)는 엔모스 트랜지스터들(121, 123, 125)과 피모스 트랜지스터들(127,129,131)을 구비한다. 엔모스 트랜지스터(121)는 내부 전압 발생부(120) 통해 흐르는 전류가 일정하도록 해주는 전류원의 역할을 한다. 엔모스 트랜지스터(123)는 기준 전압(VREF)에 의해 게이팅(gating)되고, 엔모스 트랜지스터(125)는 내부 전압 발생부(120)에서 출력되는 내부 전압(VINT)에 의해 게이팅 된다.
피모스 트랜지스터들(127, 129)은 엔모스 트랜지스터(125)의 드레인, 즉 제2 노드(N2)의 전압에 의해 게이팅 된다. 엔모스 트랜지스터(125)의 드레인 전압이 하이 레벨이면 피모스 트랜지스터들(127, 129)은 턴 오프 되고, 엔모스 트랜지스터(125)의 드레인 전압이 로우 레벨이면 피모스 트랜지스터들(127, 129)은턴 온 된다. 피모스 트랜지스터(131)는 엔모스 트랜지스터(123)의 드레인, 즉 제 1 노드(N1)의 전압에 의해 게이팅 된다. 엔모스 트랜지스터(123)의 드레인 전압이 하이 레벨이면 피모스 트랜지스터(131)는 턴 오프 되고, 엔모스 트랜지스터(123)의 드레인 전압이 로우 레벨이면 피모스 트랜지스터(131)는 턴 온 된다. 피모스 트랜지스터들(127, 129, 131)의 소오스들에 외부 전원 전압(EVC)이 인가되고, 엔모스 트랜지스터(121)의 소오스는 접지 전압(VSS)에 연결된다.
내부 전압 발생부(120)의 동작을 설명하기로 한다. 초기에 엔모스 트랜지스터(121)는 턴 오프 되어있다. 그러다가 제어 신호(CTRLS)가 하이 레벨로 인가되고 엔모스 트랜지스터(121)의 문턱 전압보다 높아지는 순간 엔모스 트랜지스터(121)는 턴 온된다. 그리고 기준 전압(VREF)이 인가되어 엔모스 트랜지스터(123)의 문턱 전압보다 높아지는 순간 엔모스 트랜지스터(123)는 턴 온 된다. 일반적으로 기준 전압(VREF)은 엔모스 트랜지스터(123)의 문턱 전압보다 높게 설정된다. 엔모스 트랜지스터들(121, 123)이 턴 온 되면 엔모스 트랜지스터(123)의 드레인 전압은 로우 레벨로 되므로 피모스 트랜지스터(131)가 턴 온 되어 피모스 트랜지스터(131)의 드레인에는 내부 전압 발생부(120)의 출력인 내부 전압(VINT)이 발생한다.
그러다가 내부 전압 발생부(120)의 내부 전압(VINT)이 점점 증가하여 기준 전압(VREF)보다 높게되면 엔모스 트랜지스터(125)는 엔모스 트랜지스터(123)보다 더 많이 턴 온 된다. 그러면 엔모스 트랜지스터(125)의 드레인에 발생하는 전압은 로우 레벨로 낮아진다. 그로 인하여 피모스 트랜지스터들(127, 129)은 턴 온 되어 엔모스 트랜지스터(123)의 드레인 전압은 로우 레벨에서 하이 레벨로 증가하게 된다. 따라서, 피모스 트랜지스터(131)는 턴 오프 된다. 피모스 트랜지스터(131)가 턴 오프 되면 내부 전압 발생부(120)의 출력인 내부 전압(VINT)은 낮아지게 되고 그로 인하여 엔모스 트랜지스터(125)는 엔모스 트랜지스터(123)보다 적게 턴 온 된다. 그러면 다시 엔모스 트랜지스터(123)의 드레인 전압이 낮아져서 피모스 트랜지스터(131)는 턴 온 되어 내부 전압 발생부(120)의 내부 전압(VINT)을 증가시킨다. 이와 같은 과정을 반복하면서 내부 전압 발생부(120)의 내부 전압(VINT)은 기준 전압(VREF)이 계속 인가되는 한 기준 전압(VREF)과 동일한 레벨로 유지된다.
엔모스 트랜지스터(121)가 제어 신호(CTRLS)에 의해서 턴 온 되거나 턴 오프 되므로 뱅크 활성 신호(BAIF)와 뱅크 활성 명령(BACT)이 모두 인에이블 되어야 내부 전압 발생부(120)가 동작된다. 즉, 뱅크 어드레스에 의해 선택되어 동작중인 뱅크들에 대응하는 가변 내부 전압 발생 회로(100)만이 뱅크들의 주변 회로로 내부 전압(VINT)을 공급하므로 불필요한 전력 소모가 방지될 수 있다.
가변 내부 전압 발생 회로(100)는 내부 전압 발생부(120)를 프리차지 하기 위한 레벨 변환부(150)를 더 구비할 수 있다.
레벨 변환부(150)의 구성을 살펴본다.
레벨 변환부(150)는 엔모스 트랜지스터들(151, 155, 161,163)과 피모스 트랜지스터들(157, 159, 165, 167) 및 인버터(153)를 구비한다.
피모스 트랜지스터(157)와 엔모스 트랜지스터(151)는 외부 전원 전압(EVC)과 접지 전압(VSS)사이에 직렬로 연결되어 있다. 피모스 트랜지스터(159)와 엔모스 트랜지스터(155)는 외부 전원 전압(EVC)과 접지 전압(VSS)사이에 직렬로 연결되어 있다. 피모스 트랜지스터(157)는 엔모스 트랜지스터(155)의 드레인 전압에 의해 게이팅 되고, 피모스 트랜지스터(159)는 엔모스 트랜지스터(151)의 드레인 전압에 의해 게이팅 된다. 엔모스 트랜지스터들(161, 163)의 드레인에 외부 전원 전압(EVC)이 인가되고 소스들은 각각 피모스 트랜지스터들(157, 159)의 게이트로 연결된다. 엔모스 트랜지스터들(151, 161)은 제어 신호(CTRLS)에 의해 게이팅 되고, 엔모스 트랜지스터들(155, 163)은 제어 신호(CTRLS)가 인버터(153)에 의해 반전된 신호에 의해 게이팅 된다. 피모스 트랜지스터들(165, 167)은 엔모스 트랜지스터(155)의 드레인 전압에 의해 게이팅 된다.
레벨 변환부(150)의 동작을 살펴본다.
제어 신호(CTRLS)가 로우 레벨로 비활성화 되면 엔모스 트랜지스터(155)가 턴 온되고 드레인 전압은 로우 레벨이 된다. 그러면 피모스 트랜지스터(157)가 턴 온 되고 엔모스 트랜지스터(151)의 드레인 전압은 하이 레벨이 되고 피모스 트랜지스터(159)는 턴 오프 된다. 이때 엔모스 트랜지스터(163)는 턴 온 되어 피모스 트랜지스터(159)의 게이트를 하이 레벨로 고정시킨다. 엔모스 트랜지스터(155)의 드레인 전압이 로우 레벨이므로 피모스 트랜지스터들(165, 167)은 턴 온 된다. 턴 온 된 피모스 트랜지스터들(165, 167)은 제 1 노드(N1)를 외부 전원 전압(EVC)으로 프리차지 하고, 제 1 노드(N1)와 제 2 노드(N2)를 동일한 외부 전원 전압(EVC)으로 등화시킨다. 제 1 노드(N1)에 게이트가 연결된 피모스 트랜지스터(13 1)는 턴 오프 된다. 제어 신호(CTRLS)가 로우 레벨이므로 엔모스 트랜지스터(121)는 턴 오프 되고, 따라서 내부 전압 발생부(120)는 동작되지 않는다.
제어 신호(CTRLS)가 하이 레벨로 인에이블 되어 인가되면 엔모스 트랜지스터(151)와 피모스 트랜지스터(159)가 턴 온 되고 피모스 트랜지스터들 (165, 167)은 턴 오프 된다. 따라서 내부 전압 발생부(120)가 동작된다.
이상과 같은 제어부(110), 내부 전압 발생부(120) 및 레벨 변환부(150)의 동작에 의해 가변 내부 전압 발생 회로(100)는 뱅크 어드레스에 의해 선택되어 동작되는 뱅크들의 주변 회로들로 내부 전압(VINT)을 공급할 수 있으며 불필요한 전력 소모를 방지할 수 있다.
도 2는 본 발명의 제 2 실시예에 따른 가변 내부 전압 발생 회로를 나타내는 회로도이다.
도 2를 참조하면, 본 발명의 제 2 실시예에 따른 가변 내부 전압 발생 회로(200)는 커런트 미러부(210), 차동 증폭 입력부(220) 및 전류 싱크부(230)를 구비한다.
커런트 미러부(210)는 외부 전원 전압(EVC)에 연결되고 커런트 미러를 형성하는 제 1 및 제 2 모스 트랜지스터들(211, 213)을 구비한다.
차동 증폭 입력부(220)는 소정의 기준 전압(VREF)이 게이트로 인가되는 제 3 모스 트랜지스터(221)와 기준 전압(VREF)과 동일한 레벨의 전압을 내부 전압(VINT)으로서 출력하며 내부 전압(VINT)이 게이트로 인가되는 제 4 모스 트랜지스터(223) 및 외부 전원 전압(EVC)과 제 4 모스 트랜지스터(223)의 게이트 사이에 연결되고 제 1 모스 트랜지스터(211)의 한 단에 게이트가 연결되는 제 5 모스 트랜지스터(225)를 구비한다.
전류 싱크부(230)는 데이터를 저장하는 메모리 뱅크들을 인에이블 시키는 뱅크 활성 명령(BACT) 및 소정의 뱅크 활성 신호(BAIF)에 의해 제어되고, 뱅크 활성 신호(BAIF)에 응답하여 내부 전압(VINT)의 크기가 제어된다.
전류 싱크부(230)에 대해 좀 더 살펴보면, 접지 전압(VSS)과 제 3 모스 트랜지스터(221)의 한 단 사이에 연결되고 뱅크 활성 명령(BACT)이 게이트로 인가되는 제 6 모스 트랜지스터(231) 및 접지 전압(VSS)과 제 4 모스 트랜지스터(223)의 한 단 사이에 연결되고 뱅크 활성 신호(BAIF)가 게이트로 인가되는 제 7 모스 트랜지스터(233)를 구비한다. 여기서, 제 7 모스 트랜지스터(233)는 엔모스 트랜지스터이거나 또는 피모스 트랜지스터 일 수 있다.
이하 도 2를 참조하여 본 발명의 제 2 실시예에 따른 가변 내부 전압 발생 회로(200)의 동작이 상세히 설명된다.
뱅크 활성 명령(BACT)은 도 1의 실시예에서와 마찬가지로 반도체 메모리 장치 내부의 모든 뱅크들을 인에이블 시키는 외부 명령이다. 뱅크 활성 명령(BACT)이 인가된 후 뱅크 어드레스에 의해 뱅크들이 선택되면 선택된 뱅크들이 동작된다.
뱅크 활성 명령(BACT)은 두 개의 인버터들(101, 103)을 통하여 제 6 모스 트랜지스터(231)의 게이트로 인가된다. 인버터들(101, 103)은 뱅크 활성 명령(BACT)의 드라이빙 능력을 증가시킨다. 제 6모스 트랜지스터(231)는 엔모스 트랜지스터이거나 또는 피모스 트랜지스터일 수 있다. 도 2의 실시예에서는 엔모스 트랜지스터로 구성된다.
뱅크 활성 명령(BACT)이 하이 레벨로 인가되면 엔모스 트랜지스터(231)는 턴온 되면 내부 전압(VINT)이 발생된다. 커런트 미러부(210), 차동 증폭 입력부(220) 및 전류 싱크부(230)를 구비하는 가변 내부 전압 발생 회로(200)의 동작은 본 발명의 제 1 실시예에 따른 가변 내부 전압 발생 회로(100)의 동작과 유사하므로 상세한 설명은 생략된다.
이때 뱅크 어드레스에 의해 발생되는 뱅크 활성 신호(BACT)가 하이 레벨로 인가되면 엔모스 트랜지스터(233)가 턴 온 된다. 그러면 엔모스 트랜지스터(231)의 드레인 전압은 더욱 낮아지고 피모스 트랜지스터(225)는 더 많이 턴 온 된다. 따라서 발생되는 내부 전압(VINT)이 높아진다. 즉, 가변 내부 전압 발생 회로(200)는 출력되는 내부 전압(VINT)의 크기가 뱅크 활성 신호(BAIF)에 의해 조절된다. 따라서 뱅크들의 동작에 따라 주변 회로들로 공급되는 내부 전압(VINT)의 크기가 적절하게 조절될 수 있다.
가변 내부 전압 발생 회로(200)는, 가변 내부 전압 발생 회로(200)를 프리차지 하기 위한 레벨 변환부(250)를 더 구비할 수 있으며, 그 구성 및 동작은 제 1 실시예 레벨 변환부(150)와 동일하므로 상세한 설명은 생략된다.
다른 기술적 과제를 실시하기 위한 본 발명의 제 1 실시예에 따른 반도체 메모리 장치는 데이터를 저장하는 다수개의 메모리 뱅크들 및 뱅크들을 인에이블 시키는 뱅크 활성 명령(BACT) 및 소정의 뱅크 활성 신호(BAIF)에 응답하여 뱅크들의 주변 회로에 내부 전압(VINT)을 공급하는 가변 내부 전압 발생 회로(100)를 다수개 구비한다. 또한 반도체 메모리 장치는 뱅크 어드레스를 수신하여 다수개의 가변 내부 전압 발생 회로를 구동하기 위한 다수개의 뱅크 활성 신호(BAIF)를 발생하기 위해서, 입력되는 뱅크 어드레스를 디코딩 하여 대응하는 뱅크 활성 신호(BAIF)를 선택하는 디코딩 수단(미도시)을 더 구비할 수 있다.
가변 내부 전압 발생 회로의 구성은 도 1에 도시된 것과 동일하며 따라서 상세한 설명은 생략된다. 도 1에 도시된 가변 내부 전압 발생 회로(100)는 각 메모리 뱅크에 대응하여 하나씩 설치되고, 각 메모리 뱅크의 주변 회로들로 내부 전압(VINT)을 공급한다. 반도체 메모리 장치는 이와 같이 뱅크 어드레스에 의해 발생되는 뱅크 활성 신호(BAIF)에 응답하여 턴 온 또는 턴 오프 되는 가변 내부 전압 발생 회로(100)를 다수개 구비함으로써 불필요한 전력 소모를 방지할 수 있다.
반도체 메모리 장치는 뱅크들을 인에이블 시키는 뱅크 활성 명령(BACT)에 응답하여 뱅크들의 주변 회로에 내부 전압(VINT)을 공급하는 내부 전압 발생 회로(미도시)를 더 구비하여 가변 내부 전압 발생 회로(100)와 혼합하여 사용할 수 있다. 내부 전압 발생 회로(미도시)의 구성은 뱅크 활성 신호(BAIF)를 수신하지 않는다는 점을 제외하고는 도 1의 가변 내부 전압 발생 회로(100)와 동일하다. 따라서 상세한 설명은 생략된다.
뱅크 활성 명령(BACT)만에 의해 동작하는 내부 전압 발생 회로(미도시)를 이용하여 주변 회로들에 내부 전압(VINT)을 공급하다가 뱅크 어드레스에 의해 선택된 뱅크들의 주변 회로들로만 뱅크 활성 신호(BAIF)에 응답하여 동작되는 가변 내부 전압 발생 회로(100)에 의해 내부 전압을 더 공급할 수 있다.
다른 기술적 과제를 실시하기 위한 본 발명의 제 2 실시예에 따른 반도체 메모리 장치는 데이터를 저장하는 다수개의 메모리 뱅크들 및 뱅크들을 인에이블 시키는 뱅크 활성 명령(BACT) 및 소정의 뱅크 활성 신호(BAIF)에 응답하여 뱅크들의 주변 회로에 내부 전압(VINT)을 공급하는 가변 내부 전압 발생 회로(200)를 다수개 구비한다. 또한 반도체 메모리 장치는 뱅크 어드레스를 수신하여 다수개의 가변 내부 전압 발생 회로(200)를 구동하기 위한 다수개의 뱅크 활성 신호(BAIF)를 발생하기 위해서, 입력되는 뱅크 어드레스를 디코딩 하여 대응하는 뱅크 활성 신호(BAIF)를 선택하는 디코딩 수단(미도시)을 더 구비할 수 있다.
가변 내부 전압 발생 회로(200)의 구성은 도 2에 도시된 것과 동일하며 따라서 상세한 설명은 생략된다. 도 2에 도시된 가변 내부 전압 발생 회로(200)는 각 메모리 뱅크에 대응하여 하나씩 설치되고, 각 메모리 뱅크의 주변 회로들로 내부 전압(VINT)을 공급한다. 반도체 메모리 장치는 이와 같이 뱅크 어드레스에 의해 발생되는 뱅크 활성 신호(BAIF)에 응답하여 발생되는 내부 전압(VINT)의 크기가 조절되는 가변 내부 전압 발생 회로(200)를 다수개 구비한다. 따라서 뱅크들의 동작에 따라 주변 회로들로 공급되는 내부 전압(VINT)의 크기가 적절하게 조절될 수 있다.
반도체 메모리 장치는 뱅크들을 인에이블 시키는 뱅크 활성 명령(BACT)에 응답하여 뱅크들의 주변 회로에 내부 전압(VINT)을 공급하는 내부 전압 발생 회로(미도시)를 더 구비하여 가변 내부 전압 발생 회로(200)와 혼합하여 사용할 수 있다. 내부 전압 발생 회로(미도시)의 구성은 뱅크 활성 신호(BAIF)를 수신하지 않는다는 점을 제외하고는 도 2의 가변 내부 전압 발생 회로(200)와 동일하다. 따라서 상세한 설명은 생략된다.
뱅크 활성 명령(BACT)만에 의해 동작하는 내부 전압 발생 회로(미도시)를 이용하여 주변 회로들에 내부 전압(VINT)을 공급하다가 뱅크 어드레스에 의해 선택된 뱅크들의 주변 회로들로만 뱅크 활성 신호(BAIF)에 응답하여 내부 전압(VINT)의 크기가 조절되는 가변 내부 전압 발생 회로(200)에 의해 내부 전압을 더 공급할 수 있다.
다른 기술적 과제를 달성하기 위한 본 발명에 따른 전압 발생 방법이 설명된다.
데이터를 저장하는 다수개의 메모리 뱅크들의 주변 회로에 내부 전압을 발생하는 방법은 먼저 뱅크들을 인에이블 시키는 뱅크 활성 명령 및 소정의 뱅크 활성 신호를 수신한다. 여기서 뱅크 활성 신호는 뱅크 어드레스에 응답하여 발생되는 신호이다. 뱅크 활성 명령(BACT)은 반도체 메모리 장치 내부의 모든 뱅크들을 인에이블 시키는 외부 명령이다. 뱅크 활성 명령(BACT)이 인가된 후 뱅크 어드레스에 의해 뱅크들이 선택되면 선택된 뱅크들이 동작된다. 다음 단계로서, 뱅크 활성 명령 및 뱅크 활성 신호가 동시에 인에이블 되는 경우에 소정의 제어 신호를 발생한다.
뱅크 활성 신호는 하이 레벨일 때 인에이블 되거나 또는 로우 레벨일 때 인에이블 된다. 좀더 구체적으로 설명하면, 소정의 제어 신호를 발생하는 단계는 뱅크 활성 명령 및 뱅크 활성 신호를 논리곱하고 반전하여 출력하는 단계 및 출력을 반전시켜 제어 신호를 발생하는 단계를 구비한다.
그 다음 단계로서, 제어 신호에 응답하고, 소정의 기준 전압을 수신하여 기준 전압과 동일한 레벨의 내부 전압을 출력한다. 이와 같은 방법으로, 뱅크 어드레스에 의해 선택되어 동작중인 뱅크들의 주변 회로로 내부 전압(VINT)을 공급하므로불필요한 전력 소모가 방지될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 가변 내부 전압 발생 회로와 이를 구비하는 반도체 메모리 장치 및 내부 전압 발생방법은, 뱅크 어드레스에 의해 선택되어 동작되는 뱅크들의 주변 회로들로만 내부 전압을 공급할 수 있어서 불필요한 전력 소모를 방지할 수 있고, 또한 내부 전압의 크기를 조절할 수 있어서 항상 적절한 내부 전압을 공급할 수 있는 장점이 있다.

Claims (48)

  1. 데이터를 저장하는 메모리 뱅크들을 인에이블 시키는 뱅크 활성 명령 및 소정의 뱅크 활성 신호에 응답하여 소정의 제어 신호를 발생하는 제어부 ; 및
    상기 제어 신호에 응답하고, 소정의 기준 전압을 수신하여 상기 기준 전압과 동일한 레벨의 내부 전압을 출력하는 내부 전압 발생부를 구비하고,
    상기 제어 신호는,
    상기 뱅크 활성 명령 및 상기 뱅크 활성 신호가 동시에 인에이블 되는 경우에 인에이블 되는 것을 특징으로 하는 가변 내부 전압 발생 회로.
  2. 제 1항에 있어서, 상기 뱅크 활성 신호는,
    뱅크 어드레스에 응답하여 발생되는 것을 특징으로 하는 가변 내부 전압 발생 회로.
  3. 제 2항에 있어서, 상기 뱅크 활성 신호는,
    하이 레벨일 때 인에이블 되는 것을 특징으로 하는 가변 내부 전압 발생 회로.
  4. 제 2항에 있어서, 상기 뱅크 활성 신호는,
    로우 레벨일 때 인에이블 되는 것을 특징으로 하는 가변 내부 전압 발생 회로.
  5. 제 2항에 있어서, 상기 제어부는,
    상기 뱅크 활성 명령 및 상기 뱅크 활성 신호를 논리곱하여 반전하는 반전 논리곱 수단 ; 및
    상기 반전 논리곱 수단의 출력을 반전시켜 상기 제어 신호를 발생하는 인버터를 구비하는 것을 특징으로 하는 가변 내부 전압 발생 회로.
  6. 제 1항에 있어서, 상기 내부 전압 발생부는,
    차동 증폭기인 것을 특징으로 하는 가변 내부 전압 발생 회로.
  7. 제 1항에 있어서,
    상기 내부 전압 발생부를 프리차지 하기 위한 레벨 변환부를 더 구비하는 것을 특징으로 하는 가변 내부 전압 발생 회로.
  8. 데이터를 저장하는 다수개의 메모리 뱅크들 ; 및
    상기 뱅크들을 인에이블 시키는 뱅크 활성 명령 및 소정의 뱅크 활성 신호에 응답하여 상기 뱅크들의 주변 회로에 내부 전압을 공급하는 가변 내부 전압 발생 회로를 다수개 구비하고,
    상기 가변 내부 전압 발생 회로는,
    상기 뱅크 활성 명령 및 상기 뱅크 활성 신호에 응답하여 소정의 제어 신호를 발생하는 제어부 ; 및
    상기 제어 신호에 응답하고, 소정의 기준 전압을 수신하여 상기 기준 전압과 동일한 레벨의 내부 전압을 출력하는 내부 전압 발생부를 구비하고,
    상기 제어 신호는,
    상기 뱅크 활성 명령 및 상기 뱅크 활성 신호가 동시에 인에이블 되는 경우에 인에이블 되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 8항에 있어서, 상기 뱅크 활성 신호는,
    뱅크 어드레스에 응답하여 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9항에 있어서, 상기 뱅크 활성 신호는,
    하이 레벨일 때 인에이블 되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 9항에 있어서, 상기 뱅크 활성 신호는,
    로우 레벨일 때 인에이블 되는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 9항에 있어서, 상기 제어부는,
    상기 뱅크 활성 명령 및 상기 뱅크 활성 신호를 논리곱하여 반전하는 반전 논리곱 수단 ; 및
    상기 반전 논리곱 수단의 출력을 반전시켜 상기 제어 신호를 발생하는 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 9항에 있어서, 상기 내부 전압 발생부는,
    차동 증폭기인 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 9항에 있어서,
    상기 내부 전압 발생부를 프리차지 하기 위한 레벨 변환부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 9항에 있어서,
    상기 뱅크 어드레스를 수신하여 상기 뱅크 활성 신호를 발생하는 디코딩 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 데이터를 저장하는 다수개의 메모리 뱅크들 ;
    상기 뱅크들을 인에이블 시키는 뱅크 활성 명령에 응답하여 상기 뱅크들의 주변 회로에 내부 전압을 공급하는 내부 전압 발생 회로 ; 및
    상기 뱅크 활성 명령 및 소정의 뱅크 활성 신호에 응답하여 상기 뱅크들의 주변 회로에 내부 전압을 공급하는 가변 내부 전압 발생 회로를 다수개 구비하고,
    상기 가변 내부 전압 발생 회로는,
    상기 뱅크 활성 명령 및 상기 뱅크 활성 신호에 응답하여 소정의 제어 신호를 발생하는 제어부 ; 및
    상기 제어 신호에 응답하고, 소정의 기준 전압을 수신하여 상기 기준 전압과 동일한 레벨의 내부 전압을 출력하는 내부 전압 발생부를 구비하고,
    상기 제어 신호는,
    상기 뱅크 활성 명령 및 상기 뱅크 활성 신호가 동시에 인에이블 되는 경우에 인에이블 되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16항에 있어서, 상기 뱅크 활성 신호는,
    뱅크 어드레스에 응답하여 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 17항에 있어서, 상기 뱅크 활성 신호는,
    하이 레벨일 때 인에이블 되는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 17항에 있어서, 상기 뱅크 활성 신호는,
    로우 레벨일 때 인에이블 되는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 17항에 있어서, 상기 제어부는,
    상기 뱅크 활성 명령 및 상기 뱅크 활성 신호를 논리곱하여 반전하는 반전 논리곱 수단 ; 및
    상기 반전 논리곱 수단의 출력을 반전시켜 상기 제어 신호를 발생하는 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 17항에 있어서, 상기 내부 전압 발생부는,
    차동 증폭기인 것을 특징으로 하는 반도체 메모리 장치.
  22. 제 17항에 있어서,
    상기 내부 전압 발생부를 프리차지 하기 위한 레벨 변환부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제 17항에 있어서,
    상기 뱅크 어드레스를 수신하여 상기 뱅크 활성 신호를 발생하는 디코딩 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 외부 전원 전압에 연결되고 커런트 미러를 형성하는 제 1 및 제 2 모스 트랜지스터들을 구비하는 커런트 미러부 ;
    소정의 기준 전압이 게이트로 인가되는 제 3 모스 트랜지스터와 상기 기준 전압과 동일한 레벨의 전압을 내부 전압으로서 출력하며 상기 내부 전압이 게이트로 인가되는 제 4 모스 트랜지스터 및 외부 전원 전압과 제 4 모스 트랜지스터의 게이트 사이에 연결되고 상기 제 1 모스 트랜지스터의 한 단에 게이트가 연결되는 제 5 모스 트랜지스터를 구비하는 차동 증폭 입력부 ; 및
    데이터를 저장하는 메모리 뱅크들을 인에이블 시키는 뱅크 활성 명령 및 소정의 뱅크 활성 신호에 의해 제어되는 전류 싱크부를 구비하고,
    상기 전류 싱크부는,
    상기 뱅크 활성 신호에 응답하여 상기 내부 전압의 크기를 제어하는 것을 특징으로 하는 가변 내부 전압 발생 회로.
  25. 제 24항에 있어서, 상기 전류 싱크부는,
    접지 전압과 상기 제 3 모스 트랜지스터의 한 단 사이에 연결되고 상기 뱅크 활성 명령이 게이트로 인가되는 제 6 모스 트랜지스터 ; 및
    접지 전압과 상기 제 4 모스 트랜지스터의 한 단 사이에 연결되고 상기 뱅크 활성 신호가 게이트로 인가되는 제 7 모스 트랜지스터를 구비하는 것을 특징으로 하는 가변 내부 전압 발생 회로.
  26. 제 25항에 있어서, 상기 제 7 모스 트랜지스터는,
    엔모스 트랜지스터인 것을 특징으로 하는 가변 전압 발생 회로.
  27. 제 25항에 있어서, 상기 제 7 모스 트랜지스터는,
    피모스 트랜지스터인 것을 특징으로 하는 가변 전압 발생 회로.
  28. 제 25항에 있어서, 상기 뱅크 활성 신호는,
    뱅크 어드레스에 응답하여 발생되는 것을 특징으로 하는 가변 내부 전압 발생 회로.
  29. 제 25항에 있어서, 상기 가변 내부 전압 발생 회로는,
    상기 가변 내부 전압 발생 회로를 프리차지 하기 위한 레벨 변환부를 더 구비하는 것을 특징으로 하는 가변 내부 전압 발생 회로.
  30. 데이터를 저장하는 다수개의 메모리 뱅크들 ; 및
    상기 뱅크들을 인에이블 시키는 뱅크 활성 명령 및 소정의 뱅크 활성 신호에 응답하여 상기 뱅크들의 주변 회로에 내부 전압을 공급하는 가변 내부 전압 발생 회로를 다수개 구비하고,
    상기 가변 내부 전압 발생 회로는,
    외부 전원 전압에 연결되고 커런트 미러를 형성하는 제 1 및 제 2 모스 트랜지스터들을 구비하는 커런트 미러부 ;
    소정의 기준 전압이 게이트로 인가되는 제 3 모스 트랜지스터와 상기 기준 전압과 동일한 레벨의 전압을 상기 내부 전압으로서 출력하며 상기 내부 전압이 게이트로 인가되는 제 4 모스 트랜지스터 및 외부 전원 전압과 제 4 모스 트랜지스터의 게이트 사이에 연결되고 상기 제 1 모스 트랜지스터의 한 단에 게이트가 연결되는 제 5 모스 트랜지스터를 구비하는 차동 증폭 입력부 ; 및
    상기 뱅크 활성 명령 및 상기 뱅크 활성 신호에 의해 제어되는 전류 싱크부를 구비하고,
    상기 전류 싱크부는,
    상기 뱅크 활성 신호에 응답하여 상기 내부 전압의 크기를 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  31. 제 30항에 있어서, 상기 전류 싱크부는,
    접지 전압과 상기 제 3 모스 트랜지스터의 한 단 사이에 연결되고 상기 뱅크 활성 명령이 게이트로 인가되는 제 6 모스 트랜지스터 ; 및
    접지 전압과 상기 제 4 모스 트랜지스터의 한 단 사이에 연결되고 상기 뱅크 활성 신호가 게이트로 인가되는 제 7 모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  32. 제 31항에 있어서, 상기 제 7 모스 트랜지스터는,
    엔모스 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  33. 제 31항에 있어서, 상기 제 7 모스 트랜지스터는,
    피모스 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  34. 제 31항에 있어서, 상기 뱅크 활성 신호는,
    뱅크 어드레스에 응답하여 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  35. 제 31항에 있어서, 상기 가변 내부 전압 발생 회로는,
    상기 가변 내부 전압 발생 회로를 프리차지 하기 위한 레벨 변환부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  36. 제 31항에 있어서,
    상기 뱅크 어드레스를 수신하여 상기 뱅크 활성 신호를 발생하는 디코딩 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  37. 데이터를 저장하는 다수개의 메모리 뱅크들 ;
    상기 뱅크들을 인에이블 시키는 뱅크 활성 명령에 응답하여 상기 뱅크들의 주변 회로에 내부 전압을 공급하는 내부 전압 발생 회로 ; 및
    상기 뱅크 활성 명령 및 소정의 뱅크 활성 신호에 응답하여 상기 뱅크들의 주변 회로에 상기 내부 전압을 공급하는 가변 내부 전압 발생 회로를 다수개 구비하고,
    상기 가변 내부 전압 발생 회로는,
    외부 전원 전압에 연결되고 커런트 미러를 형성하는 제 1 및 제 2 모스 트랜지스터들을 구비하는 커런트 미러부 ;
    소정의 기준 전압이 게이트로 인가되는 제 3 모스 트랜지스터와 상기 기준 전압과 동일한 레벨의 전압을 상기 내부 전압으로서 출력하며 상기 내부 전압이 게이트로 인가되는 제 4 모스 트랜지스터 및 외부 전원 전압과 제 4 모스 트랜지스터의 게이트 사이에 연결되고 상기 제 1 모스 트랜지스터의 한 단에 게이트가 연결되는 제 5 모스 트랜지스터를 구비하는 차동 증폭 입력부 ; 및
    상기 뱅크 활성 명령 및 상기 뱅크 활성 신호에 의해 제어되는 전류 싱크부를 구비하고,
    상기 전류 싱크부는,
    상기 뱅크 활성 신호에 응답하여 상기 내부 전압의 크기를 제어하는 것을 특징으로 하는 반도체 메모리 장치.
  38. 제 37항에 있어서, 상기 전류 싱크부는,
    접지 전압과 상기 제 3 모스 트랜지스터의 한 단 사이에 연결되고 상기 뱅크 활성 명령이 게이트로 인가되는 제 6 모스 트랜지스터 ; 및
    접지 전압과 상기 제 4 모스 트랜지스터의 한 단 사이에 연결되고 상기 뱅크 활성 신호가 게이트로 인가되는 제 7 모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  39. 제 38항에 있어서, 상기 제 7 모스 트랜지스터는,
    엔모스 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  40. 제 38항에 있어서, 상기 제 7 모스 트랜지스터는,
    피모스 트랜지스터인 것을 특징으로 하는 반도체 메모리 장치.
  41. 제 38항에 있어서, 상기 뱅크 활성 신호는,
    뱅크 어드레스에 응답하여 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  42. 제 38항에 있어서, 상기 가변 내부 전압 발생 회로는,
    상기 가변 내부 전압 발생 회로를 프리차지 하기 위한 레벨 변환부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  43. 제 38항에 있어서,
    상기 뱅크 어드레스를 수신하여 상기 뱅크 활성 신호를 발생하는 디코딩 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  44. 데이터를 저장하는 다수개의 메모리 뱅크들의 주변 회로에 내부 전압을 발생하는 방법에 있어서,
    (a)상기 뱅크들을 인에이블 시키는 뱅크 활성 명령 및 소정의 뱅크 활성 신호를 수신하는 단계 ;
    (b)상기 뱅크 활성 명령 및 상기 뱅크 활성 신호가 동시에 인에이블 되는 경우에 소정의 제어 신호를 발생하는 단계 ; 및
    (c)상기 제어 신호에 응답하고, 소정의 기준 전압을 수신하여 상기 기준 전압과 동일한 레벨의 상기 내부 전압을 출력하는 단계를 구비하는 것을 특징으로 하는 내부 전압 발생 방법.
  45. 제 44항에 있어서, 상기 뱅크 활성 신호는,
    뱅크 어드레스에 응답하여 발생되는 것을 특징으로 하는 내부 전압 발생 방법.
  46. 제 45항에 있어서, 상기 뱅크 활성 신호는,
    하이 레벨일 때 인에이블 되는 것을 특징으로 하는 내부 전압 발생 방법.
  47. 제 45항에 있어서, 상기 뱅크 활성 신호는,
    로우 레벨일 때 인에이블 되는 것을 특징으로 하는 내부 전압 발생 방법.
  48. 제 45항에 있어서, 상기 (b)단계는,
    (b1)상기 뱅크 활성 명령 및 상기 뱅크 활성 신호를 논리곱하고 반전하여 출력하는 단계 ; 및
    (b2)상기 출력을 반전시켜 상기 제어 신호를 발생하는 단계를 구비하는 것을 특징으로 하는 내부 전압 발생 방법.
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