KR100813534B1 - 반도체 메모리 장치 - Google Patents

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KR100813534B1
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강길옥
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Abstract

본 발명에 따른 반도체 메모리 장치는, 기준 전압을 생성하는 기준 전압 발생 수단; 뱅크 활성화 신호를 출력하는 뱅크 활성화 신호 생성 수단; 상기 뱅크 활성화 신호를 디코딩하여 복수개의 구동 제어 신호를 출력하는 구동 제어 수단; 및 상기 기준 전압 및 복수개의 상기 구동 제어 신호에 응답하여 내부 전압을 생성하도록 복수개가 활성화되는 복수개의 내부 전압 발생기를 포함하는 내부 전압 발생 수단;을 포함한다.
구동 제어부, 구동 제어 신호, 내부 전압

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
도 1은 종래의 반도체 메모리 장치를 나타내는 블록도,
도 2는 4 뱅크 구조를 갖는 반도체 메모리 장치에 있어서, 종래의 반도체 메모리 장치의 일 예에 따른 내부 구조도,
도 3은 본 발명에 따른 반도체 메모리 장치를 나타내는 블록도,
도 2는 4 뱅크 구조를 갖는 반도체 메모리 장치에 있어서, 본 발명에 따른 반도체 메모리 장치의 내부 구조도,
도 5는 도 3 및 도 4에 도시된 구동 제어부를 나타내는 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 기준 전압 발생부 200 : 뱅크 활성화 신호 생성부
300, 500 : 내부 전압 발생부 400 : 구동 제어부
본 발명은 반도체 메모리 장치에 관한 것으로, 활성화 되는 뱅크에 대응하여 내부 전압(internal voltage)을 생성하여 인가하는 반도체 메모리 장치에 관한 것이다.
일반적인 반도체 메모리 장치는 리드(read) 및 라이트(write) 동작의 효율을 높이기 위해, 전체 셀 매트릭스를 복수개의 뱅크(bank)로 구별하여 리드 및 라이트 동작을 수행한다. 이때 반도체 메모리 장치는 내부 전압(internal voltage)을 사용하는데, 상기 내부 전압(internal voltage)은 외부 전압(external voltage)의 변동에서도 일정한 레벨을 유지하기 위해 반도체 메모리 장치 내부에서 생성되는 전압이다.
반도체 메모리 장치는 리드(read) 및 라이트(write) 동작을 하기 전에 액티브 동작을 하게 된다. 액티브 동작은 활성화 되는 뱅크에 구비되는 워드라인(wordline)에 고전위 전압(elevated voltage)을 인가하여 셀 트랜지스터를 턴-온(turn-on) 시켜 셀 캐패시터에 저장되어 있는 데이터를 비트 라인 센스 앰프(Bit Line Sense Amplifier, 이하 BLSA)로 가져와 센싱(sensing) 동작을 함으로써 데이터를 증폭할 때까지의 동작이다.
이하, 종래의 반도체 메모리 장치를 도 1 및 도 2를 참조하여 설명하면 다음과 같다.
도 1은 종래의 반도체 메모리 장치를 나타내는 블록도이다.
도 1에 도시된 반도체 메모리 장치는 편의상 4 뱅크(제 0 뱅크 내지 제 3 뱅크) 구조를 갖는 반도체 메모리 장치를 예로 하여 실시한 것이다.
일반적인 반도체 메모리 장치는 안정적인 기준 전압(VREF)을 생성하는 기준 전압 발생부(100); 외부 칩셋의 활성화 명령(ACTIVE)에 응답하여 뱅크 활성화 신호(BANK_ACT)를 출력하는 뱅크 활성화 신호 생성부(200); 및 상기 기준 전압(VREF) 및 상기 뱅크 활성화 신호(BANK_ACT)를 입력받아 내부 전압(INT_VOL)을 생성하는 내부 전압 발생부(300);를 포함한다.
상기 내부 전압(INT_VOL)은 비트 라인 센스 앰프(BLSA)의 구동 전압으로 사용되는 코어 전압(VCORE)을 일 예로 들 수 있다.
반도체 메모리 장치가 4 뱅크 구조를 갖는 경우, 상기 뱅크 활성화 신호(BANK_ACT)는 제 0 내지 제 3 뱅크 활성화 신호(BANK_ACT<0:3>)를 포함하며, 상기 내부 전압 발생부(300)는 상기 기준 전압(VREF) 및 상기 제 0 뱅크 활성화 신호(BANK_ACT<0>)에 응답하여 상기 내부 전압(INT_VOL)을 생성하는 제 0 내부 전압 발생기(310); 상기 기준 전압(VREF) 및 상기 제 1 뱅크 활성화 신호(BANK_ACT<1>)에 응답하여 상기 내부 전압(INT_VOL)을 생성하는 제 1 내부 전압 발생기(320); 상기 기준 전압(VREF) 및 상기 제 2 뱅크 활성화 신호(BANK_ACT<2>)에 응답하여 상기 내부 전압(INT_VOL)을 생성하는 제 2 내부 전압 발생기(330); 및 상기 기준 전압(VREF) 및 상기 제 3 뱅크 활성화 신호(BANK_ACT<3>)에 응답하여 상기 내부 전압(INT_VOL)을 생성하는 제 3 내부 전압 발생기(340);를 포함한다.
상기 제 0 뱅크 활성화 신호(BANK_ACT<0>)는 상기 제 0 뱅크를 활성화 시키는 신호이고, 상기 제 1 뱅크 활성화 신호(BANK_ACT<1>)는 상기 제 1 뱅크를 활성화 시키는 신호이고, 상기 제 2 뱅크 활성화 신호(BANK_ACT<2>)는 상기 제 2 뱅크를 활성화 시키는 신호이고, 상기 제 3 뱅크 활성화 신호(BANK_ACT<3>)는 상기 제 3 뱅크를 활성화 시키는 신호이다.
상기 반도체 메모리 장치는 상기 내부 전압(INT_VOL)이 인가되는 내부 전압 라인이 메쉬(Mesh)로 연결되어 있다.
메쉬(Mesh)란 상기 내부 전압 라인이 메탈(Metal)로 그물망처럼 칩 내부에 연결되는 것이다.
상기 제 0 뱅크가 액티브 되면 상기 제 0 뱅크에 구비되는 비트 라인 센스 앰프(BLSA)는 상기 내부 전압(INT_VOL)을 공급받아 센싱(sensing) 동작을 수행한다. 이때 사용되는 상기 내부 전압(INT_VOL)은 제 0 내부 전압 발생기(310)가 생성하여 공급하고, 상기 제 1 내지 상기 제 3 뱅크(320 ~ 340)는 액티브 되지 않은 상태임으로 상기 내부 전압(INT_VOL)을 사용하지 않는다. 하지만 메쉬(Mesh)로 연결된 상기 내부 전압 라인을 통해 상기 내부 전압(INT_VOL)은 상기 제 0 내지 상기 제 3 뱅크 모두에 인가된다.
도 2는 4 뱅크 구조를 갖는 반도체 메모리 장치에 있어서, 종래의 반도체 메모리 장치의 일 예에 따른 내부 구조도이다.
도 2에 도시된 바와 같이, 종래의 반도체 메모리 장치는 상기 제 0 뱅크의 주변 영역에 위치하는 두개의 상기 제 0 내부 전압 발생기(310), 상기 제 1 뱅크의 주변 영역에 위치하는 두개의 상기 제 1 내부 전압 발생기(320), 상기 제 2 뱅크의 주변 영역에 위치하는 두개의 상기 제 2 내부 전압 발생기(330) 및 상기 제 3 뱅크의 주변 영역에 위치하는 두개의 상기 제 3 내부 전압 발생기(340)를 구비하고, 상기 제 0 내지 상기 제 3 내부 전압 발생기(310 ~ 340)는 상기 기준 전압 발생부(100)에서 생성되는 상기 기준 전압(VREF)을 입력받고, 상기 활성화 명령(ACTIVE)에 응답하여 상기 뱅크 활성화 신호 생성부(200)에서 생성된 상기 제 0 내지 상기 제 3 뱅크 활성화 신호(BANK_ACT<0:3>)를 각각 입력받는다
종래의 반도체 메모리 장치는 상기 제 0 내지 상기 제 3 뱅크 활성화 신호(BANK_ACT<0:3>) 중 제 M 뱅크 활성화 신호가 활성화 되면, 상기 제 M 뱅크 활성화 신호를 입력받는 두개의 상기 제 M 내부 전압 발생기가 활성화 된다.(상기 M은 0에서 4까지의 자연수이다.) 예들 들면, 상기 제 0 뱅크 활성화 신호(BANK_ACT<0>)가 활성화 되면, 두개의 상기 제 0 내부 전압 발생기(310)가 동작한다.
도 2에 도시된 종래의 반도체 메모리 장치에서 하나의 뱅크가 액티브 되면 두개의 내부 전압 발생기가 활성화되는 것을 예로 하였지만 상기 내부 전압 발생기의 개수가 많을수록 상기 내부 전압(INT_VOL)의 구동력은 커지게 되므로, 상기 내부 전압 발생기의 개수는 설계자의 목적에 따라 변동될 수 있음을 밝혀 둔다.
도 2에 도시 되지는 않았지만, 상기 반도체 메모리 장치도 상기 내부 전압 라인이 상기 제 0 내지 상기 제 3 뱅크에 메쉬(Mesh)로 연결되어 있다.
외부 칩셋이 상기 제 0 뱅크를 활성화 시키는 상기 활성화 명령(ACTIVE)을 상기 뱅크 활성화 신호 생성부(200)에 인가한다고 가정하면, 상기 제 0 뱅크 활성화 신호(BANK_ACT<0>)가 인에이블되고, 두개의 상기 제 0 내부 전압 발생기(310)는 상기 내부 전압(INT_VOL)을 발생시킨다. 이때 활성화되지 않는 상기 제 1 내지 상기 제 3 뱅크 활성화 신호(BANK_ACT<1:3>)는 디스에이블 되어 상기 제 1 내지 상기 제 3 내부 전압 발생기(320 ~ 340)는 동작하지 않는다.
다음으로 외부 칩셋이 상기 제 1 뱅크를 활성화 시키는 상기 활성화 명령(ACTIVE)을 상기 뱅크 활성화 신호 생성부(200)에 인가한다고 가정하면, 상기 제 1 뱅크 활성화 신호(BANK_ACT<1>)가 인에이블 되고, 상기 제 1 내부 전압 발생기(320)는 상기 내부 전압(INT_VOL)을 발생시킨다. 이때 활성화되지 않는 상기 제 0, 상기 제 2 및 상기 제 3 뱅크 활성화 신호(BANK_ACT<0>, BANK_ACT<2:3>)는 디스에이블 되어 상기 제 0, 상기 제 2 및 상기 제 3 내부 전압 발생기(310, 330, 340)는 동작하지 않는다.
이와 같은 방법으로, 상기 제 2 내부 전압 발생기(330)와 상기 제 3 내부 전압 발생기(340)도 동작한다.
이와 같이, 종래에는 상기 내부 전압 발생부(300)에 8개의 내부 전압 발생기를 구비하지만, 한 개의 뱅크가 활성화 되면 단지 2 개의 내부 전압 발생기만 동작을 하고 나머지 6개는 동작을 하지 않기 때문에 상기 내부 전압(INT_VOL)을 생성할 때 상기 내부 전압 발생 회로가 비효율적으로 동작하여 칩의 면적에 대한 효율성이 떨어진다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 활성화 되는 하나의 뱅크 활성화 신호를 디코딩하여 복수개의 구동 제어 신호를 활성화 시키고, 상기 구동 제어 신호에 응답하여 내부 전압을 생성함으로써 내부 전압 생성시 효율을 높일 수 있어 칩 사이즈를 줄일 수 있는 반도체 메모리 장치를 제공하는데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 기준 전압을 생성하는 기준 전압 발생 수단; 뱅크 활성화 신호를 출력하는 뱅크 활성화 신호 생성 수단; 상기 뱅크 활성화 신호를 디코딩하여 복수개의 구동 제어 신호를 출력하는 구동 제어 수단; 및 상기 기준 전압 및 복수개의 상기 구동 제어 신호에 응답하여 내부 전압을 생성하도록 복수개가 활성화되는 복수개의 내부 전압 발생기를 포함하는 내부 전압 발생 수단;을 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 복수개의 뱅크를 포함하는 반도체 메모리 장치에 있어서, 각 뱅크 활성화 신호를 디코딩하여 출력되는 복수개의 구동 제어 신호 중 일부를 활성화시켜 출력하는 구동 제어 수단; 및 기준 전압과 각각의 상기 구동 제어 신호에 응답하여 내부 전압을 출력하며 복수개의 상기 뱅크 중 두개의 서로 다른 상기 뱅크 사이에 각각 위치하는 복수개의 내부 전압 발생 수단;을 포함한다.
그리고, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 상기 기준 전압을 생성하는 기준 전압 발생 수단; 및 복수개의 상기 뱅크 활성화 신호를 출력하는 뱅크 활성화 신호 생성 수단;을 추가로 포함한다.
그리고, 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치는, 제 1 뱅크 활성화 신호에 응답하여 활성화 되는 제 1 뱅크; 제 2 뱅크 활성화 신호에 응답하여 활성화 되는 제 2 뱅크; 상기 제 1 뱅크에 인접하여 배치된 제 1 및 제 2 내부 전압 발생기; 및 상기 제 2 뱅크에 인접하여 배치된 상기 제 1 내부 전압 발생기 및 제 3 내부 전압 발생기를 포함하되, 상기 제 1 뱅크 활성화 신호 또는 상기 제 2 뱅크 활성화 신호 중 어느 하나의 신호가 활성화되면 해당 뱅크에 인접한 복수개의 상기 내부 전압 발생기가 구동되어 내부 전압을 생성하는 것을 특징으로한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 3은 본 발명에 따른 반도체 메모리 장치를 나타내는 블록도이다.
본 발명에 따른 반도체 메모리 장치는 안정적인 기준 전압(VREF)을 생성하는 기준 전압 발생부(100); 외부 칩셋의 활성화 명령(ACTIVE)에 응답하여 뱅크 활성화 신호(BANK_ACT)를 출력하는 뱅크 활성화 신호 생성부(200); 상기 뱅크 활성화 신호(BANK_ACT)를 디코딩하여 구동 제어 신호(ACT_CTRL)를 출력하는 구동 제어부(400); 및 상기 기준 전압(VREF) 및 상기 구동 제어 신호(ACT_CTRL)에 응답하여 내부 전압(INT_VOL)을 생성하는 내부 전압 발생부(500);를 포함한다.
본 발명에서, 상기 내부 전압(INT_VOL)은 비트 라인 센스 앰프(BLSA)의 구동 전압으로 사용되는 코어 전압(VCORE)으로 이해될 수 있으며, 상기 내부 전압(INT_VOL)을 상기 코어 전압(VCORE)으로 한정하지는 않는다.
반도체 메모리 장치가 4 뱅크 구조를 갖는 경우, 상기 뱅크 활성화 신호(BANK_ACT)는 제 0 내지 제 3 뱅크 활성화 신호(BANK_ACT<0:3>)를 포함하며, 상기 구동 제어 신호(ACT_CTRL)는 제 0 내지 제 3 구동 제어 신호(ACT_CTRL<0:3>)를 포함한다.
상기 내부 전압 발생부(500)는 상기 기준 전압(VREF) 및 상기 제 0 구동 제어 신호(ACT_CTRL<0>)에 응답하여 상기 내부 전압(INT_VOL)을 생성하는 제 0 내부 전압 발생기(510); 상기 기준 전압(VREF) 및 상기 제 1 구동 제어 신호(ACT_CTRL<1>)에 응답하여 상기 내부 전압(INT_VOL)을 생성하는 제 1 내부 전압 발생기(520); 상기 기준 전압(VREF) 및 상기 제 2 구동 제어 신호(ACT_CTRL<2>)에 응답하여 상기 내부 전압(INT_VOL)을 생성하는 제 2 내부 전압 발생기(530); 및 상 기 기준 전압(VREF) 및 상기 제 3 구동 제어 신호(ACT_CTRL<3>)에 응답하여 상기 내부 전압(INT_VOL)을 생성하는 제 3 내부 전압 발생기(540);를 포함한다.
상기 제 0 뱅크 활성화 신호(BANK_ACT<0>)는 상기 제 0 뱅크를 활성화 시키는 신호이고, 상기 제 1 뱅크 활성화 신호(BANK_ACT<1>)는 상기 제 1 뱅크를 활성화 시키는 신호이고, 상기 제 2 뱅크 활성화 신호(BANK_ACT<2>)는 상기 제 2 뱅크를 활성화 시키는 신호이고, 상기 제 3 뱅크 활성화 신호(BANK_ACT<3>)는 상기 제 3 뱅크를 활성화 시키는 신호이다.
본 발명에 따른 반도체 메모리 장치는 상기 내부 전압(INT_VOL)이 인가되는 내부 전압 라인이 메쉬(Mesh)로 연결되어 있다.
메쉬(Mesh)란 상기 내부 전압 라인이 메탈(Metal)로 그물망처럼 칩 내부에 연결되는 것이다.
상기 제 0 뱅크가 액티브 되면 상기 제 0 뱅크에 구비되는 비트 라인 센스 앰프(BLSA)는 상기 내부 전압(INT_VOL)을 공급받아 센싱(sensing) 동작을 수행한다. 이때 사용되는 상기 내부 전압(INT_VOL)은 제 0 내부 전압 발생기(510)가 생성하여 공급하고, 상기 제 1 내지 상기 제 3 뱅크(520 ~ 540)는 액티브 되지 않은 상태임으로 상기 내부 전압(INT_VOL)을 사용하지 않는다. 하지만 메쉬(Mesh)로 연결된 상기 내부 전압 라인을 통해 상기 내부 전압(INT_VOL)은 상기 제 0 내지 상기 제 3 뱅크 모두에 인가된다.
도 4는 4 뱅크 구조를 갖는 반도체 메모리 장치에 있어서, 본 발명에 따른 반도체 메모리 장치의 내부 구조도이다.
도 4에 도시된 바와 같이, 본 발명에 따른 반도체 메모리 장치는 상기 제 0 뱅크와 상기 제 1 뱅크 사이에 위치하는 상기 제 0 내부 전압 발생기(510), 상기 제 0 뱅크와 상기 제 2 뱅크 사이에 위치하는 상기 제 1 내부 전압 발생기(520), 상기 제 1 뱅크와 상기 제 3 뱅크 사이에 위치하는 상기 제 2 내부 전압 발생기(530) 및 상기 제 2 뱅크와 상기 제 3 뱅크 사이에 위치하는 상기 제 3 내부 전압 발생기(540)를 구비한다. 그리고 상기 제 0 내지 상기 제 3 내부 전압 발생기(510 ~ 540)는 상기 기준 전압 발생부(100)에서 생성되는 상기 기준 전압(VREF)을 입력받고, 상기 활성화 명령(ACTIVE)에 응답하여 상기 뱅크 활성화 신호 생성부(200)에서 생성된 상기 제 0 내지 상기 제 3 뱅크 활성화 신호(BANK_ACT<0:3>)를 각각 입력 받는다.
도 4에 도시된 반도체 메모리 장치는 편의상 4 뱅크(제 0 뱅크 내지 제 3 뱅크) 구조를 갖는 반도체 메모리 장치를 예로 하여 실시하였지만, 반도체 메모리 장치가 복수개의 뱅크를 포함하는 경우도 가능함으로 상기 실시예로 본 발명을 한정하지 않음을 밝혀둔다.
예를 들어, N 뱅크 구조를 갖는 반도체 메모리 장치에서, 상기 뱅크 활성화 신호(BANK_ACT)는 제 0 내지 제 N-1 뱅크 활성화 신호(BANK_ACT<0:N-1>)를 포함한다. 또한 상기 구동 제어 신호(ACT_CTRL)는 제 0 내지 제 N-1 구동 제어 신호(ACT_CTRL<0:N-1>)를 포함하고, 상기 내부 전압 발생부(500)는 제 0 내지 제 N-1 내부 전압 발생기를 포함한다.
상기 N은 2이상의 자연수이다.
도 4에 도시된 바와 같이, 본 발명에 따른 반도체 메모리 장치는 상기 제 0 내지 상기 제 3 뱅크 사이마다 상기 제 0 내지 상기 제 3 내부 전압 발생기(510 ~ 540) 중 하나를 구비하였지만, 상기 뱅크 사이에 복수 개의 상기 내부 전압 발생기를 구비하는 것도 가능함을 밝혀둔다. 예를 들어 본 발명에 따른 반도체 메모리 장치가 상기 제 0 내지 상기 제 3 내부 전압 발생기(510 ~ 540)를 각각 2 개씩 구비한다고 가정하면, 하나일 때 보다 상기 내부 전압(INT_VOL)의 구동력을 증가시킬 수 있다.
상기 구동 제어부(400)는 상기 제 0 내지 상기 제 3 뱅크 활성화 신호(BANK_ACT<0:3>)를 디코딩하는 디코더(decoder)를 구비하여 실시할 수 있으며, 상기 제 0 내지 상기 제 3 뱅크 활성화 신호(BANK_ACT<0:3>) 중 하나의 신호라도 활성화 되면 상기 제 0 내지 상기 제 3 구동 제어 신호(ACT_CTRL<0:3>) 중 복수 개를 활성화 시킨다.
상기 제 0 내지 상기 제 3 내부 전압 발생기(510 ~ 540)는 상기 제 0 내지 상기 제 3 구동 제어 신호(ACT_CTRL<0:3>)에 하나씩 대응되어 응답하며, 상기 기준 전압(VREF) 및 각각의 상기 내부 전압(INT_VOL)의 분배 전압의 비교 결과에 응답하여 외부 전압(external voltage)을 인가받아 각각 상기 내부 전압(INT_VOL)을 생성하는 전압 다운 컨버터(voltage down converter)로 실시할 수 있다.
도 4에 도시 되지는 않았지만, 본 발명에 따른 반도체 메모리 장치는 상기 내부 전압 라인이 상기 제 0 내지 상기 제 3 뱅크에 메쉬(Mesh)로 연결되어 있다.
도 5는 도 3 및 도 4에 도시된 구동 제어부를 나타내는 회로도이다.
상기 구동 제어부(400)는 두개의 입력 단이 각각 상기 제 0 뱅크 활성화 신호(BANK_ACT<0>) 및 상기 제 1 뱅크 활성화 신호(BANK_ACT<1>)를 입력받는 제 1 노어 게이트(NR1); 입력 단이 상기 제 1 노어 게이트(NR1)의 출력 단과 연결되며 출력 단이 상기 제 0 구동 제어 신호(ACT_CTRL<0>)를 출력하는 제 1 인버터(IV1); 두개의 입력 단이 각각 상기 제 0 뱅크 활성화 신호(BANK_ACT<0>) 및 상기 제 2 뱅크 활성화 신호(BANK_ACT<2>)를 입력받는 제 2 노어 게이트(NR2); 입력 단이 상기 제 2 노어 게이트(NR2)의 출력 단과 연결되며 출력 단이 상기 제 1 구동 제어 신호(ACT_CTRL<1>)를 출력하는 제 2 인버터(IV2); 두개의 입력 단이 각각 상기 제 1 뱅크 활성화 신호(BANK_ACT<1>) 및 상기 제 3 뱅크 활성화 신호(BANK_ACT<3>)를 입력받는 제 3 노어 게이트(NR3); 입력 단이 상기 제 3 노어 게이트(NR3)의 출력 단과 연결되며 출력 단이 상기 제 2 구동 제어 신호(ACT_CTRL<2>)를 출력하는 제 3 인버터(IV3); 두개의 입력 단이 각각 상기 제 2 뱅크 활성화 신호(BANK_ACT<2>) 및 상기 제 3 뱅크 활성화 신호(BANK_ACT<3>)를 입력받는 제 4 노어 게이트(NR4); 및 입력 단이 상기 제 4 노어 게이트(NR4)의 출력 단과 연결되며 출력 단이 상기 제 3 구동 제어 신호(ACT_CTRL<3>)를 출력하는 제 4 인버터(IV4);를 포함한다.
상기 구동 제어부(400)는 상기 제 0 내지 상기 제 3 뱅크 활성화 신호(BANK_ACT<0:3>) 중 서로 다른 복수개의 신호를 입력받아 각각 오아(OR) 연산을 하는 복수개의 논리 소자(예를 들어, 오아 게이트(OR GATE))로 실시하는 것도 가능함으로 상기 구동 제어부(400)를 상기 실시예로 한정하지 않는다.
본 발명에 따른 반도체 메모리 장치의 동작을 첨부된 도면을 참조하여 설명 하면 다음과 같다.
반도체 메모리 장치가 4 뱅크 구조(제 0 내지 제 3 뱅크)를 갖는다고 가정하고 설명하면, 본 발명에 따른 반도체 메모리 장치는 상기 기준 전압 발생부(100)에서 안정적인 기준 전압(VREF)을 생성하고, 상기 뱅크 활성화 신호 생성부(200)에서 외부 칩셋의 활성화 명령(ACTIVE)에 응답하여 상기 뱅크 활성화 신호(BANK_ACT)를 활성화 시킨다. 상기 구동 제어부(400)는 상기 뱅크 활성화 신호(BANK_ACT)에 응답하여 상기 구동 제어 신호(ACT_CTRL)를 출력하고, 상기 기준 전압(VREF) 및 상기 구동 제어 신호(ACT_CTRL)를 입력받는 상기 내부 전압 발생부(500)는 상기 구동 제어 신호(ACT_CTRL)에 응답하여 활성화되어 상기 내부 전압(INT_VOL)을 생성한다. 이때, 상기 내부 전압(INT_VOL)이 인가되는 내부 전압 라인이 메쉬(Mesh)로 연결되어 있기 때문에 상기 내부 전압(INT_VOL)이 모든 뱅크에 인가된다.
보다 상세히 설명하면, 상기 뱅크 활성화 신호 생성부(200)는 외부 칩셋으로부터 소정 뱅크를 활성화 시키는 활성화 명령(ACTIVE)을 인가받아 상기 소정 뱅크에 입력되는 상기 제 0 내지 상기 제 3 뱅크 활성화 신호(BANK_ACT<0:3>)를 활성화 시킨다.
상기 제 0 뱅크 활성화 신호(BANK_ACT<0>)가 활성화 되고 상기 제 1 내지 상기 제 3 뱅크 활성화 신호(BANK_ACT<1:3>)가 비활성화 된다고 가정하면, 도 5에 도시된 바와 같이, 상기 제 1 노어 게이트(NR1) 및 상기 제 1 인버터(IV1)가 상기 제 0 뱅크 활성화 신호(BANK_ACT<0>) 및 상기 제 1 뱅크 활성화 신호(BANK_ACT<1>)를 오아(OR) 연산을 하고, 상기 제 2 노어 게이트(NR2) 및 상기 제 2 인버터(IV2)가 상기 제 0 뱅크 활성화 신호(BANK_ACT<0>) 및 상기 제 2 뱅크 활성화 신호(BANK_ACT<2>)를 오아(OR) 연산을 함으로써 상기 구동 제어부(400)는 상기 제 0 구동 제어 신호(ACT_CTRL<0>) 및 상기 제 1 구동 제어 신호(ACT_CTRL<1>)를 활성화시켜 출력하고, 상기 제 2 구동 제어 신호(ACT_CTRL<2>) 및 상기 제 3 구동 제어 신호(ACT_CTRL<3>)를 비활성화 시켜 출력한다.
상기 제 0 뱅크 활성화 신호(BANK_ACT<0>)가 활성화됨으로써 상기 제 0 뱅크도 활성화 되고, 상기 제 0 구동 제어 신호(ACT_CTRL<0>)를 입력받는 상기 제 0 내부 전압 발생기(510) 및 상기 제 1 구동 제어 신호(ACT_CTRL<1>)를 입력받는 상기 제 1 내부 전압 발생기(520)가 동시에 활성화 되어 상기 제 0 뱅크에 상기 내부 전압(INT_VOL)을 출력한다. 즉, 제 0 뱅크에 인접하여 배치된 제 제 0 내부 전압 발생기(510) 및 제 1 내부 전압 발생기(520)가 동시에 활성화됨으로써 더욱 안정적인 내부 전압을 제공할 수 있다. 마찬가지로, 해당 뱅크를 활성화시키는 뱅크 활성화 신호가 수신되면, 해당 뱅크에 인접하여 배치된 내부 전압 발생기가 구동되어 안정적인 내부 전압을 공급하도록 한다. 내부 전압 생성시, 해당 뱅크와 인접하여 배치된 내부 전압 생성기를 구동시키는 것은 물리적 근접한 위치로 인하여 저항에 의한 전압 강하 없이 더욱 안정된 전원 레벨을 공급할 수 있기 때문이다.
상기 제 3 뱅크 활성화 신호(BANK_ACT<3>)가 활성화 되고 상기 제 0 내지 상기 제 2 뱅크 활성화 신호(BANK_ACT<0:2>)가 비활성화 된다고 가정하면, 도 5에 도시된 바와 같이, 상기 제 3 노어 게이트(NR3) 및 상기 제 3 인버터(IV3)가 상기 제 1 뱅크 활성화 신호(BANK_ACT<1>) 및 상기 제 3 뱅크 활성화 신호(BANK_ACT<3>)를 오아(OR) 연산을 하고, 상기 제 4 노어 게이트(NR4) 및 상기 제 4 인버터(IV4)가 상기 제 2 뱅크 활성화 신호(BANK_ACT<2>) 및 상기 제 3 뱅크 활성화 신호(BANK_ACT<3>)를 오아(OR) 연산을 함으로써 상기 구동 제어부(400)는 상기 제 2 구동 제어 신호(ACT_CTRL<2>) 및 상기 제 3 구동 제어 신호(ACT_CTRL<3>)를 활성화시켜 출력하고, 상기 제 0 구동 제어 신호(ACT_CTRL<0>) 및 상기 제 1 구동 제어 신호(ACT_CTRL<1>)를 비활성화 시켜 출력한다.
상기 제 3 뱅크 활성화 신호(BANK_ACT<3>)가 활성화 됨으로 상기 제 3 뱅크도 활성화 되고, 상기 제 2 구동 제어 신호(ACT_CTRL<2>)를 입력받는 상기 제 2 내부 전압 발생기(530) 및 상기 제 3 구동 제어 신호(ACT_CTRL<3>)를 입력받는 상기 제 3 내부 전압 발생기(540)가 활성화 되어 상기 제 3 뱅크에 상기 내부 전압(INT_VOL)을 출력한다.
즉, 4 뱅크 구조인 경우에 종래의 반도체 메모리 장치가 상기 제 0 내지 제 3 내부 전압 발생기(310 ~ 340)를 각각 두개씩 구비하여 상기 내부 전압(INT_VOL)을 공급하던 것을 본 발명에 따른 반도체 메모리 장치는 제 0 내지 제 3 내부 전압 발생기(510 ~ 540)를 하나씩 구비하여 종래와 똑 같은 효과를 가질 수 있다. 이것은 반도체 메모리 장치의 뱅크의 개수가 늘어나는 경우에 본 발명에 따른 반도체 메모리 장치는 종래보다 더 적은 면적을 사용할 수 있으므로, 반도체 메모리 장치의 칩 사이즈를 줄일 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 장치는 하나의 내부 전압 발생기가 하나의 뱅크에 대응되어 내부 전압을 생성하는 것이 아니라 인접한 다른 뱅크가 활성화되는 경우에도 내부 전압을 생성하도록 함으로써, 상기 내부 전압 발생기의 효율을 높일 수 있어 반도체 메모리 장치의 칩 사이즈를 줄일 수 있는 효과를 수반한다.

Claims (21)

  1. 기준 전압을 생성하는 기준 전압 발생 수단;
    뱅크 활성화 신호를 출력하는 뱅크 활성화 신호 생성 수단;
    상기 뱅크 활성화 신호를 디코딩하여 복수개의 구동 제어 신호를 출력하는 구동 제어 수단; 및
    상기 기준 전압 및 상기 복수개의 구동 제어 신호에 응답하여 내부 전압을 생성하도록 복수개가 활성화되는 복수개의 내부 전압 발생기를 포함하는 내부 전압 발생 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 내부 전압은 코어 전압임을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 구동 제어 수단은 디코더임을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 뱅크 활성화 신호는 제 0 내지 제 N-1 뱅크 활성화 신호를 포함하고, 상기 구동 제어 신호는 제 0 내지 제 N-1 구동 제어 신호를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 구동 제어 수단은,
    상기 제 0 내지 상기 제 N-1 뱅크 활성화 신호 중 하나의 신호라도 활성화 되면 상기 제 0 내지 상기 제 N-1 구동 제어 신호 중 복수 개를 활성화 시키는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 4 항에 있어서,
    상기 구동 제어 수단은 ,
    상기 제 0 내지 상기 제 N-1 뱅크 활성화 신호 중 서로 다른 복수개의 신호를 입력받아 각각 오아 연산을 하는 복수개의 논리 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    각각의 상기 내부 전압 발생기는,
    상기 구동 제어 신호에 응답하여 활성화 되고, 상기 기준 전압 및 상기 내부 전압의 분배 전압의 비교 결과에 응답하여 외부 전압을 입력받아 각각 상기 내부 전압을 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 복수개의 내부 전압 발생기는 제 0 내부 전압 발생기 내지 제 N-1 내부 전압 발생기로 구성되며, 상기 제 0 내부 전압 발생기 내지 상기 제 N-1 내부 전압 발생기는 전압 다운 컨버터임을 특징으로 하는 반도체 메모리 장치.
  9. 복수개의 뱅크를 포함하는 반도체 메모리 장치에 있어서,
    각 뱅크 활성화 신호를 디코딩하여 출력되는 복수개의 구동 제어 신호 중 일부를 활성화시켜 출력하는 구동 제어 수단; 및
    기준 전압과 각각의 상기 구동 제어 신호에 응답하여 내부 전압을 출력하며 복수개의 상기 뱅크 중 두개의 서로 다른 상기 뱅크 사이에 각각 위치하는 복수개의 내부 전압 발생 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 기준 전압을 생성하는 기준 전압 발생 수단; 및
    복수개의 상기 뱅크 활성화 신호를 출력하는 뱅크 활성화 신호 생성 수단;
    을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 내부 전압은 코어 전압임을 특징으로 하는 반도체 메모리 장치.
  12. 제 9 항에 있어서,
    각각의 상기 뱅크 활성화 신호는 대응되는 상기 뱅크를 각각 활성화 시키는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 9 항에 있어서,
    상기 구동 제어 수단은 디코더임을 특징으로 하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 구동 제어 수단은,
    복수개의 상기 뱅크 활성화 신호 중 일부를 입력받아 각각 오아 연산을 하는 복수개의 논리 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 9 항에 있어서,
    상기 내부 전압 발생 수단은,
    상기 구동 제어 신호에 각각 응답하여 활성화 되고, 상기 기준 전압 및 각각의 상기 내부 전압의 분배 전압의 비교 결과에 응답하여 외부 전압을 입력받아 각각 상기 내부 전압을 출력하는 전압 다운 컨버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제 1 뱅크 활성화 신호에 응답하여 활성화 되는 제 1 뱅크;
    제 2 뱅크 활성화 신호에 응답하여 활성화 되는 제 2 뱅크;
    상기 제 1 뱅크에 인접하여 배치된 제 1 및 제 2 내부 전압 발생기; 및
    상기 제 2 뱅크에 인접하여 배치된 상기 제 1 내부 전압 발생기 및 제 3 내부 전압 발생기를 포함하되, 상기 제 1 뱅크 활성화 신호 또는 상기 제 2 뱅크 활성화 신호 중 어느 하나의 신호가 활성화되면 해당 뱅크에 인접한 복수개의 상기 내부 전압 발생기가 구동되어 내부 전압을 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 내부 전압은 코어 전압임을 특징으로 하는 반도체 메모리 장치.
  18. 제 16 항에 있어서,
    상기 제 1 뱅크 활성화 신호 또는 상기 제 2 뱅크 활성화 신호 중 하나의 신호라도 활성화되면 활성화되는 구동 제어 신호를 출력하는 구동 제어 수단을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 구동 제어 수단은 오아 연산을 하는 논리 소자를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제 18 항에 있어서,
    상기 내부 전압 발생기는 상기 구동 제어 신호에 응답하여 활성화 되는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 내부 전압 발생기는,
    상기 구동 제어 신호에 응답하여 활성화 되고, 기준 전압 및 상기 내부 전압의 분배 전압을 비교하여 외부 전압을 입력받아 상기 내부 전압을 생성하는 전압 다운 컨버터임을 특징으로 하는 반도체 메모리 장치.
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