JP2009003991A - 半導体装置及び半導体メモリテスト装置 - Google Patents

半導体装置及び半導体メモリテスト装置 Download PDF

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Abstract

【課題】動作用の電圧を供給するポンプ回路を各メモリチップから取り去り、ポンプチップとして別チップにしてMCPチップ内に同梱するようにして、メモリチップの出荷前試験を可能にする半導体装置を提供する。
【解決手段】本発明の一実施の形態に係る半導体装置は、複数の不揮発性半導体記憶装置と、前記複数の不揮発性半導体記憶装置を動作させる昇圧電圧を生成する昇圧回路と、前記複数の不揮発性半導体記憶装置の動作シーケンスに基づいて、前記昇圧回路における前記昇圧電圧の生成動作を制御する昇圧回路制御部と、を備える。
【選択図】図1

Description

本発明は、半導体装置に関し、特に不揮発性半導体記憶装置の動作電圧を生成する電圧生成回路を備える半導体装置、及び不揮発性半導体記憶装置の動作をテストする半導体メモリテスト装置に関する。

フラッシュメモリ等の不揮発性半導体記憶装置の開発においては、大容量化が必須であり、また同じ容量のチップを如何に小さなチップサイズで実現するかは価格競争力を保つ上で非常に重要である。そのためメモリセルの微細化と、メモリシステムを構成する各回路(コントローラ、ROM、RAM等)の簡略化等が進められており、メモリセル専有面積を拡大する試みがなされている。例えば、フラッシュメモリの動作では、プログラム、読み出し、消去、の各動作において、専用の制御された昇圧電圧が複数必要になる。これらの昇圧電圧はポンプ回路(昇圧回路)を利用して生成されており、各動作時にポンプ回路からフラッシュメモリに供給されている。

ポンプ回路は、例えば、複数のダイオードとコンデンサから構成されており、チップ内に占める面積は他の回路に比べると大きい。一方、携帯機器等のメモリチップに割り与えられる実装基盤上の面積が限られる機器に対応するため、複数のメモリチップを重ねて一つのパッケージに同梱するマルチチップパッケージ(以下、MCPという)が開発されて多用されている。MCPチップには、メモリを制御するコントローラチップも内蔵されている。MCPチップに同梱された各メモリチップは、各々ポンプ回路を有している。ポンプ回路は、一つの回路で複数のメモリチップに対して昇圧電圧を供給する機能を実現できるものである。MCPチップ内の全てのメモリチップがポンプ回路を有することは、回路構成として冗長である。したがって、複数のメモリチップで1つのポンプ回路を兼用し、このポンプ回路を例えばコントローラチップ上に混載できれば、実装基板上のメモリチップの占有面積を拡大でき、大容量化に寄与できるという点でメリットは大きい。

一方、大容量のパッケージを実現するために同一仕様の複数のメモリチップを一つのパッケージに同梱するMCPチップの場合、複数のメモリチップにて、例えば、読み出し動作時に必要な電圧源を共有することが可能である。仮に、この読み出し動作用の電圧を供給するポンプ回路を各メモリチップから取り去り、ポンプチップとして別チップにしてMCPチップ内に同梱するようにすると、現状のテストシステムではメモリチップの出荷前試験を行うことが困難になる。そこで、このポンプチップ自体を試験治具に装着して、MCPチップの試験時に動作させることにより出荷前試験が可能になる。

また、以下の特許文献1に記載された半導体回路装置は、単一電源動作のフラッシュEEPROMの電源端子に電源選択スイッチを介して昇圧回路を接続し、電源選択スイッチにより選択された電源を観測する電源観測端子を備えることにより、フラッシュEEPROMのテストの際に昇圧電源の観測を可能にしている。フラッシュEEPROMの動作特性の変動の原因が、昇圧電源の変動によるものか、フラッシュEEPROM自体の変動によるものかを判別することを可能にして、フラッシュEEPROM本体の評価を容易にしている。
特開平11−283398号公報

本発明は、動作用の電圧を供給するポンプ回路を各メモリチップから取り去り、ポンプチップとして別チップにしてMCPチップ内に同梱するようにして、メモリチップの出荷前試験を可能にする半導体装置を提供する。

本発明の一実施の形態に係る半導体装置は、複数の不揮発性半導体記憶装置と、前記複数の不揮発性半導体記憶装置を動作させる昇圧電圧を生成する昇圧回路と、前記複数の不揮発性半導体記憶装置の動作シーケンスに基づいて、前記昇圧回路における前記昇圧電圧の生成動作を制御する昇圧回路制御部と、を具備する。

本発明の一実施の形態に係る半導体メモリテスト装置は、複数の不揮発性半導体記憶装置を接続する基板と、前記複数の不揮発性半導体記憶装置を動作させる昇圧電圧を生成する昇圧回路と、前記複数の不揮発性半導体記憶装置の動作シーケンスに基づいて、前記昇圧回路における前記昇圧電圧の生成動作を制御する昇圧回路制御部と、を具備する。

本発明の一実施の形態に係る半導体装置は、複数のメモリチップを積層したマルチチップパッケージにおいて、前記複数のメモリチップの各々に第1のメモリ位置検知用パッドと第2のメモリ位置検知用パッドを設け、各層の前記メモリチップの前記第1のメモリ位置検知用パッド同士及び前記第2のメモリ位置検知用パッド同士を接続するとともに、最下層の前記メモリチップに設けられた前記第1のメモリ位置検知用パッドと前記第2のメモリ位置検知用パッドを接続し、前記各メモリチップは、一方の入力端子を前記第1のメモリ位置検知用パッドを接続し、他方の入力端子に既知の比較信号を入力する比較器を備え、最上層の前記メモリチップに設けられた前記第1のメモリ位置検知用パッドと前記第2のメモリ位置検知用パッドとの間に電圧を印加し、前記各層のメモリチップは、前記第1のメモリ位置検知用パッドに現れる電圧と前記比較信号を前記比較器で比較することにより自メモリチップの積層位置を検知し、該検知位置に基づいて各メモリチップのチップアドレスを認識する。

本発明よれば、1つの昇圧回路を複数の不揮発性半導体記憶装置で共有するように構成して、マルチチップパッケージとして構成した場合の製造コストを低減する半導体装置を提供することができる。

以下、本発明の実施の形態を、図面を参照しつつ、説明する。実施の形態に係る半導体装置はここではフラッシュメモリを例に取って説明する。なお、実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。

(第1の実施の形態)
図1は、本発明の第1の実施の形態に係るポンプチップを利用したフラッシュメモリのテストシステム1の主要構成を示す図である。この図1において、テストされるフラッシュメモリ(FM)4a〜4dは、ポンプ回路をメモリチップ本体から省略した構成になっており、除去されたポンプ回路はポンプチップ(PC)3として、プローブカード2上に搭載されている。外部のテスタ(図示せず)からプローブカード2に供給されるアドレス信号及び制御信号は、プローブカード2上に形成された配線5により各フラッシュメモリ(FM)4a〜4dに供給されるとともに、ポンプチップ(PC)3にも供給されている。ポンプチップ(PC)3で生成された昇圧信号Vpmpは、プローブカード2上の配線5を介してフラッシュメモリ(FM)4a〜4dに供給される。

プローブカード(基板)2には、テスタから供給されるアドレス信号及び制御信号等を受け付けるための複数のパッド6が設けられている。図中に示す複数のパッド6のうちフラッシュメモリ(FM)4a〜4dに接続されたパッド6は、テスタから供給されるアドレス信号や制御信号等を受け付けるととともに、フラッシュメモリ(FM)4a〜4dから出力されるReady/Busy信号をテスタに出力する。また、ポンプチップ(PC)3に接続されたパッド6は、テスタから供給されるポンプ起動信号を受け付ける。また、プローブカード2には、テストするフラッシュメモリ(FM)4a〜4dを接続するための複数のプローブピン7が設けられている。配線5は、複数のパッド6と複数のプローブピン7の間と、ポンプチップ(PC)3と複数のパッド6の間を接続するように形成されている。

次に、本発明の第1の実施の形態に係るテストシステム1のテストシーケンスについて、図2に示すフローチャートを参照して説明する。なお、このテストシーケンスでは、フラッシュメモリ(FM)4a〜4dの読み出し動作をテストする場合について説明する。

図2において、テスタは、フラッシュメモリ(FM)4a〜4dの読み出し動作をテストするため、通常の試験と同様にReadコマンド及び制御信号をプローブカード2に対して入力する(ステップS101)。Readコマンド及び制御信号は、パッド6及び配線5を介してフラッシュメモリ(FM)4a〜4dに供給される。フラッシュメモリ(FM)4a〜4dは、Readコマンド及び制御信号を受け付けると、Ready/Busy信号を“Hi”レベルから“Low”レベルに設定する(ステップS102)。

Ready/Busy信号は、フラッシュメモリ(FM)4a〜4dの内部動作状態を外部に知らせるための信号である。このReady/Busy信号は、テスタにおいて常時モニタされている。フラッシュメモリ(FM)4a〜4dは、プログラム(書き込み)、消去、読み出し時、内部で動作実行中はReady/Busy信号を“Hi”レベルから“Low”レベルに設定し、動作が完了するとReady/Busy信号を“Low”レベルから“Hi”レベルに設定する。

次いで、テスタは、Ready/Busy信号が“Low”レベルに変化したことを検出すると、ポンプ起動信号をプローブカード2に対して入力する(ステップS103)。ポンプ起動信号は、パッド6及び配線5を介してポンプチップ(PC)3に供給される。ポンプチップ(PC)3は、ポンプ起動信号を受け付けると、読み出し用の昇圧信号pmpを生成してフラッシュメモリ(FM)4a〜4dに供給する。フラッシュメモリ(FM)4a〜4dは、読み出し用の昇圧信号を受けて読み出し動作を実行し、読み出したデータを内部のレジスタに保持する。

フラッシュメモリ(FM)4a〜4dは、読み出し動作が終了すると、Ready/Busy信号を“Low”レベルから“Hi”レベルにする(ステップS104)。テスタは、Ready/Busy信号が“Hi”レベルに変化したことを検出すると、ポンプチップ(PC)3の昇圧動作を休止するため、スタンバイ信号をプローブカード2に対して入力する(ステップS105)。ポンプチップ(PC)3は、スタンバイ信号を受け付けると、昇圧動作を休止する。

次いで、テスタは、フラッシュメモリ(FM)4a〜4d内に保持された読出データを読み出し、その読出データとテスタ内に保持する基準データとを比較して、読み出し動作が正常に行われたか否かを検証する読出データ検証処理を実行して(ステップS106)、本テストを終了する。

上記ポンプチップ(PC)3は、上記テストシーケンスに対応して昇圧信号Vpmpを生成する電圧生成機能と、その電圧生成動作を制御するための機能が必要である。これらの機能を実現するための回路構成例について、図3〜図5を参照して説明する。

図3及び図4は昇圧信号Vpmpを生成する電圧生成回路の構成例を示す図である。図3(a)は電圧生成回路31の概略構成を示すブロック図、図4は電圧生成回路31の具体的な回路構成例を示す図である。また、図3(b)は、図3(a)の電圧生成回路31を4個並列に接続して構成した場合の電圧生成回路32の概略構成を示す図である。図5は、電圧生成回路31又は電圧生成回路32の動作を制御するポンプ制御回路33の概略構成を示すブロック図である。ポンプチップ(PC)3では、電圧生成回路31又は電圧生成回路32と、ポンプ制御回路33が内蔵される。

ポンプ制御回路(昇圧回路制御部)33は、テスタから入力されるコマンド及び制御信号と、フラッシュメモリ(FM)4a〜4dから入力されるReady/Busy信号に応じて、電圧生成回路31又は電圧生成回路32の各電圧昇圧動作を起動させるポンプ起動信号EN1〜EN4を電圧生成回路31又は電圧生成回路32に対して適宜出力する。

電圧生成回路31及び電圧生成回路32は、ポンプ制御回路33からポンプ起動信号EN1〜EN4が入力されると、電圧昇圧動作を実行して昇圧信号Vpmpを出力する。図3(b)の電圧生成回路32は、ポンプ起動信号EN1〜EN4が個別に入力される場合は、電圧生成回路が1段分の昇圧信号Vpmpを生成し、ポンプ起動信号EN1〜EN4が同時に入力される場合は、電圧生成回路が4段分の昇圧信号Vpmpを生成する。すなわち、電圧生成回路32は、フラッシュメモリ(FM)4a〜4dをテストする際の個数に応じて、電圧生成回路32からテスト対象のフラッシュメモリ(FM)4a〜4dに対して供給する昇圧信号Vpmpの容量を調整可能に構成している。

図6は、図1のポンプチップ(PC)3とフラッシュメモリ(FM)4a〜4dをマルチチップパッケージとして構成した場合のチップ内の接続イメージを示す平面図である。図6において60はマルチチップパッケージ基板(MCP基板)である。このマルチチップパッケージ基板60上には、フラッシュメモリ(FM)4a〜4d及びポンプチップ(PC)3の順に積層して形成されている。各フラッシュメモリ(FM)4a〜4d上面の図中の下部領域にはパッド群61〜64を設けるとともに、ポンプチップ(PC)3上面にはパッド群65を設けている。これらのパッド群61〜65は、上記制御信号及び昇圧信号Vpmpの他に図中に示すグランド、電源、Ready/Busy信号、ベリファイ信号及びIO信号(コマンド)等の各種信号を授受するためのものであり、相互にボンディングワイヤ66により接続されている。

図7は、図6のA−A線矢視断面図である。図7に示すように、MCP基板60上には、層間膜71を介して上記フラッシュメモリ(FM)4a〜4が順次積層して形成されるとともに、最上層にはポンプチップ(PC)3が形成されている。フラッシュメモリ(FM)4a〜4は、上述したようにパッド群61〜64を設けるために、図中の左側領域(図6の下部領域)に段差を設けるように積層されている。また、MCP基板60の下面には、複数のバンプ72が形成されている。なお、図6及び図7に示すポンプチップ(PC)3には、上記電圧生成回路32及びポンプ制御回路33が含まれる。

したがって、図6及び図7に示したようにポンプチップ(PC)3及びフラッシュメモリ(FM)4a〜4を積層し、マルチチップパッケージとして構成することにより、フラッシュメモリ(FM)4a〜4d毎にポンプ回路を内蔵する必要がなくなる。その結果、フラッシュメモリ(FM)4a〜4dの実装面積を縮小することが可能になり、チップコストを低減することが可能になる。なお、図6及び図7に示したマルチチップパッケージの構成は一例であり、フラッシュメモリの積層構造やチップ間を接続するパッド及びボンディングワイヤの構造等を限定するものではない。

また、図8に示すように、ポンプチップ(PC)3を省略したフラッシュメモリ(FM)80をパッケージとして構成するようにしてもよい。このフラッシュメモリ(FM)80には、制御信号、昇圧信号Vpmp、グランド、電源、Ready/Busy信号、ベリファイ信号及びIO信号(コマンド)等の各種信号を授受するためのパッド81が設けられている。この場合、ポンプチップ(PC)3は別のチップパッケージとして構成し、ポンプチップ(PC)3からフラッシュメモリ(FM)80に対して昇圧信号Vpmpを供給する。その結果、フラッシュメモリ(FM)80のチップコストを更に低減することが可能になる。

次に、図1に示したテストシステム1において、フラッシュメモリ(FM)4a〜4dの読み出し動作テストを並行して実行する場合について、図9に示すタイミングチャートを参照して説明する。図9において、(a)はフラッシュメモリ(FM)4a〜4dの読み出し動作に関わる基準クロック信号Clock、(b)はテスタから供給されるReadコマンド/制御信号、(c)はフラッシュメモリ(FM)4aから出力されるReady/Busy信号1、(d)はポンプ制御回路33から出力されるポンプ起動信号EN1、(e)はフラッシュメモリ(FM)4bから出力されるReady/Busy信号2、(f)はポンプ制御回路33から出力されるポンプ起動信号EN2、(g)はフラッシュメモリ(FM)4cから出力されるReady/Busy信号3、(h)はポンプ制御回路33から出力されるポンプ起動信号EN3、(i)はフラッシュメモリ(FM)4dから出力されるReady/Busy信号4、(j)はポンプ制御回路33から出力されるポンプ起動信号EN4、(h)は電圧生成回路32から出力される昇圧信号Vpmpである。このタイミングチャートでは、フラッシュメモリ(FM)4a〜4dの読み出し動作テストがパラレルに実行される場合を例示している。

図9において、テスタは、基準クロック信号Clockのパルスが立ち上がるタイミング同期して各フラッシュメモリ(FM)4a〜4dの読み出し動作を実行するものとする。テスタは、基準クロック信号Clockのパルスが立ち上がるタイミングT1に同期してReadコマンド/制御信号をフラッシュメモリ(FM)4aに対して出力する。このReadコマンド/制御信号には、フラッシュメモリ(FM)4aを選択するためのチップセレクトコマンドやフラッシュメモリ(FM)4a内のデータ読出先のカラムアドレス及びページアドレス等が含まれる。

フラッシュメモリ(FM)4aは、Readコマンド/制御信号を受け付けると、Ready/Busy信号を“Hi”レベルから“Low”レベルに設定する。ポンプチップ(PC)3内のポンプ制御回路33は、Ready/Busy信号1が“Hi”レベルから“Low”レベルに変化したことを検出すると、ポンプ起動信号EN1(“Hi”信号)を電圧生成回路32に出力する。電圧生成回路32は、ポンプ起動信号EN1を受け付けると、1段分の電圧生成回路(図3(b)の左端の回路)により昇圧信号Vpmpを生成してフラッシュメモリ(FM)4a〜4dに供給する。

次に、テスタは、基準クロック信号Clockのパルスが立ち上がるタイミングT2に同期してReadコマンド/制御信号をフラッシュメモリ(FM)4bに対して出力する。このReadコマンド/制御信号には、フラッシュメモリ(FM)4aを選択するためのチップセレクトコマンドやフラッシュメモリ(FM)4b内のデータ読出先のカラムアドレス及びページアドレス等が含まれる。

フラッシュメモリ(FM)4bは、Readコマンド/制御信号を受け付けると、Ready/Busy信号2を“Hi”レベルから“Low”レベルに設定する。ポンプチップ(PC)3内のポンプ制御回路33は、Ready/Busy信号2が“Hi”レベルから“Low”レベルに変化したことを検出すると、ポンプ起動信号EN2(“Hi”信号)を電圧生成回路32に出力する。電圧生成回路32は、ポンプ起動信号EN2を受け付けると、2段分の電圧生成回路(図3(b)の左端の回路及び右隣の回路)により昇圧信号Vpmpを生成してフラッシュメモリ(FM)4a〜4dに供給する。

次に、テスタは、基準クロック信号Clockのパルスが立ち上がるタイミングT3に同期してReadコマンド/制御信号をフラッシュメモリ(FM)4cに対して出力する。このReadコマンド/制御信号には、フラッシュメモリ(FM)4cを選択するためのチップセレクトコマンドやフラッシュメモリ(FM)4c内のデータ読出先のカラムアドレス及びページアドレス等が含まれる。

フラッシュメモリ(FM)4cは、Readコマンド/制御信号を受け付けると、Ready/Busy信号3を“Hi”レベルから“Low”レベルに設定する。ポンプチップ(PC)3内のポンプ制御回路33は、Ready/Busy信号3が“Hi”レベルから“Low”レベルに変化したことを検出すると、ポンプ起動信号EN3(“Hi”信号)を電圧生成回路32に出力する。電圧生成回路32は、ポンプ起動信号EN3を受け付けると、3段分の電圧生成回路(図3(b)の右端の回路を除く回路)により昇圧信号Vpmpを生成してフラッシュメモリ(FM)4a〜4dに供給する。

次に、テスタは、基準クロック信号Clockのパルスが立ち上がるタイミングT4に同期してReadコマンド/制御信号をフラッシュメモリ(FM)4dに対して出力する。このReadコマンド/制御信号には、フラッシュメモリ(FM)4dを選択するためのチップセレクトコマンドやフラッシュメモリ(FM)4d内のデータ読出先のカラムアドレス及びページアドレス等が含まれる。

フラッシュメモリ(FM)4dは、Readコマンド/制御信号を受け付けると、Ready/Busy信号4を“Hi”レベルから“Low”レベルに設定する。ポンプチップ(PC)3内のポンプ制御回路33は、Ready/Busy信号4が“Hi”レベルから“Low”レベルに変化したことを検出すると、ポンプ起動信号EN4(“Hi”信号)を電圧生成回路32に出力する。電圧生成回路32は、ポンプ起動信号EN4を受け付けると、4段分の電圧生成回路(図3(b)の全回路)により昇圧信号を生成してフラッシュメモリ(FM)4a〜4dに供給する。

各フラッシュメモリ(FM)4a〜4dは、電圧生成回路32から昇圧信号Vpmpが順次供給されると、先に受け付けたReadコマンド/制御信号に含まれたデータ読出先のカラムアドレス及びページアドレスに基づいて、順次データ読み出し動作を実行する。各フラッシュメモリ(FM)4a〜4dは、メモリセルアレイ内の該当するカラムアドレス及びページアドレスのメモリセルを各々選択し、各メモリセルに記憶されたデータを順次読み出し、読み出したデータを内部レジスタに順次保持する。フラッシュメモリ(FM)4aは、読み出し動作が終了すると、Ready/Busy信号1を“Low”レベルから“Hi”レベルに設定する(図中のタイミングT5)。

ポンプ制御回路33は、Ready/Busy信号1が“Low”レベルから“Hi”レベルに変化したことを検出すると、ポンプ起動信号EN1の出力を停止(“Low”レベル)する。電圧生成回路32は、ポンプ起動信号EN1が停止されると、1段目の電圧生成回路(図3(b)の左端の回路)の昇圧動作を停止し、他の3段分の電圧生成回路の昇圧動作を継続する。

次に、フラッシュメモリ(FM)4bは、読み出し動作が終了すると、Ready/Busy信号2を“Low”レベルから“Hi”レベルに設定する(図中のタイミングT6)。ポンプ制御回路33は、Ready/Busy信号2が“Low”レベルから“Hi”レベルに変化したことを検出すると、ポンプ起動信号EN2の出力を停止(“Low”レベル)する。電圧生成回路32は、ポンプ起動信号EN2が停止されると、2段目の電圧生成回路(図3(b)の左端から2番目の回路)の昇圧動作を停止し、他の2段分の電圧生成回路の昇圧動作を継続する。

次に、フラッシュメモリ(FM)4cは、読み出し動作が終了すると、Ready/Busy信号3を“Low”レベルから“Hi”レベルに設定する(図中のタイミングT7)。ポンプ制御回路33は、Ready/Busy信号3が“Low”レベルから“Hi”レベルに変化したことを検出すると、ポンプ起動信号EN3の出力を停止(“Low”レベル)する。電圧生成回路32は、ポンプ起動信号EN3が停止されると、3段目の電圧生成回路(図3(b)の右端から2番目の回路)の昇圧動作を停止し、他の1段分の電圧生成回路の昇圧動作を継続する。

次に、フラッシュメモリ(FM)4dは、読み出し動作が終了すると、Ready/Busy信号4を“Low”レベルから“Hi”レベルに設定する(図中のタイミングT8)。ポンプ制御回路33は、Ready/Busy信号4が“Low”レベルから“Hi”レベルに変化したことを検出すると、ポンプ起動信号EN4の出力を停止(“Low”レベル)する。電圧生成回路32は、ポンプ起動信号EN4が停止されると、1段分の電圧生成回路(図3(b)の右端の回路)の昇圧動作を停止して、フラッシュメモリ(FM)4a〜4dに供給中の昇圧信号Vpmpを停止する。

次に、テスタは、フラッシュメモリ(FM)4a〜4dの各内部レジスタに保持されたデータを読み出し、その読出データとテスタ内に保持する基準データとを比較して、読み出し動作が正常に行われたか否かを検証する読出データ検証処理を実行する。

図9では、複数のフラッシュメモリ(FM)4a〜4dの読み出し動作テストをパラレルに実行する場合を示したが、フラッシュメモリ(FM)4a〜4dの読み出し動作テストをシーケンシャルに実行するようにしてもよい。すなわち、本第1の実施の形態では、ポンプチップ(PC)3が複数のフラッシュメモリ(FM)4a〜4dの動作に対して同時に昇圧信号Vpmpを供給可能な電圧生成回路32を備えたため、テスタからのテスト要求に応じてフラッシュメモリ(FM)4a〜4dの任意のフラッシュメモリ(FM)4a〜4dを複数選択したパラレル動作テストと、フラッシュメモリ(FM)4a〜4dのシーケンシャル動作テストに対応可能である。

以上説明したように、本第1の実施の形態に係るポンプチップを利用したフラッシュメモリにおいては、フラッシュメモリ内に設けられていたポンプ回路をポンプチップとして外部に取り出し、1つのポンプチップを複数のフラッシュメモリで共有するように構成したプローブカード及びマルチチップパッケージを実現することを可能にした。したがって、フラッシュメモリ自体のチップ面積を縮小することができるとともに、製造コストを低減することが可能になる。また、1つのポンプチップを複数のフラッシュメモリで共有するように構成したため、マルチチップパッケージとして構成した場合の製造コストを低減することが可能になる。なお、上記プローブカード2及びポンプチップ(PC)3は、テスタの一部を構成するものとし、半導体テスト装置としてもよい。

(第2の実施の形態)
本発明の第2の実施の形態は、上記第1の実施の形態に係るテストシステム1において、ポンプチップ(PC)3において生成される昇圧信号Vpmpの電圧レベルが予め設定した基準電圧レベルの範囲内にあるか否かを検証する構成を追加した例を説明するものである。

図10は、本発明の第2の実施の形態に係るポンプチップ100の概略構成を示すブロック図である。ポンプチップ100は、ポンプリミット回路101とポンプ回路102を備える。なお、本第2の実施の形態に係るテストシステム1の構成は、上記第1の実施の形態に係る図1に示したテストシステム1の構成と同様であるため、その図示及び構成説明は省略する。

ポンプリミット回路101は、図11(a)に示す基準電圧設定回路111と、同図(b)に示すポンプ出力検出回路112と、図12に示すポンプ出力比較回路120と、を備える。

図11(a)に示す基準電圧設定回路111は、抵抗R1〜R4及びトランジスタT1から構成される。基準電圧設定回路111は、図中の上部の端子に入力される基準電圧Vrefを直列に接続した各抵抗R1〜R4の中間ノードにより分圧し、各中間ノードから第1の基準電圧refA、第2の基準電圧refB、第3の基準電圧refC及び第4の基準電圧refDを出力する。第1の基準電圧refA、第2の基準電圧refB、第3の基準電圧refC及び第4の基準電圧refDの各電圧レベルは、図13に示すように、refA>refB>refC>refDとなる。図13において、第1の基準電圧refA〜第4の基準電圧refDは、昇圧信号Vpmpの検出比較レベルを設定するlevelu2,levelu1,levell1,levell2に対応する。これらの検出比較レベルのうちlevelu2及びlevelu1は、昇圧信号Vpmpの上側の許容範囲を設定するものである。また、levell1及びlevell2は、昇圧信号Vpmpの下側の許容範囲を設定するものである。基準電圧設定回路111は、テスタから入力されるイネーブル信号Enableが“Hi”の時にトランジスタT1がONして、第1〜第4の基準電圧refA〜refDをポンプ出力比較回路120に供給する。なお、図11(a)に示す抵抗R1〜R4は、可変抵抗であることを示すものではなく、フラッシュメモリ4a〜4dの設計上の動作電圧レベルに応じて抵抗値を可変してもよいことを示している。

図11(b)に示すポンプ出力検出回路112は、抵抗R5,R6及びトランジスタT2から構成される。ポンプ出力検出回路112は、ポンプ回路102から出力される昇圧信号Vpmpを図中の上部の端子から入力し、直列に接続した抵抗R5及びR6の中間ノードにより分圧し、この中間ノードからポンプ出力検出信号monを出力する。ポンプ出力検出回路112は、テスタから入力されるイネーブル信号Enableが“Hi”の時にトランジスタT2がONして、ポンプ出力検出信号monをポンプ出力比較回路120に供給する。なお、図11(b)に示す抵抗R5,R6は、可変抵抗であることを示すものではなく、ポンプ回路102の設計上の昇圧信号Vpmpの電圧レベルに応じて抵抗値を可変してもよいことを示している。

図12に示すポンプ出力比較回路120は、オペアンプ121〜124と、インバータ回路125と、NAND回路126,127と、NOR回路128と、から構成される。ポンプ出力比較回路120では、オペアンプ121〜123の各非反転入力端子(+)及びオペアンプ124の反転入力端子(−)にポンプ出力検出回路112からポンプ出力検出信号monが供給され、オペアンプ121〜123の各反転入力端子(−)に基準電圧設定回路111から第1の基準電圧refA、第2の基準電圧refB、第3の基準電圧refCが供給され、オペアンプ124の非反転入力端子(+)に基準電圧設定回路111から第4の基準電圧refDが供給される。

オペアンプ121は、ポンプ出力検出信号monと第1の基準電圧refAを比較し、ポンプ出力検出信号monが第1の基準電圧refA(levelu2)以下の場合に比較結果として“Low”信号をNOR回路128に出力し、ポンプ出力検出信号monが第1の基準電圧refA(levelu2)を超えた場合に比較結果として“Hi”信号をNOR回路128に出力する。

オペアンプ122は、ポンプ出力検出信号monと第2の基準電圧refBを比較し、ポンプ出力検出信号monが第2の基準電圧refB(levelu1)以下の場合に比較結果として“Low”信号をインバータ回路125に出力し、ポンプ出力検出信号monが第2の基準電圧refB(levelu1)を超えた場合に比較結果として“Hi”信号をインバータ回路125に出力する。

オペアンプ123は、ポンプ出力検出信号monと第3の基準電圧refCを比較し、ポンプ出力検出信号monが第3の基準電圧refC(levell1)以上の場合に比較結果として“Hi”信号をNAND回路127に出力し、ポンプ出力検出信号monが第3の基準電圧refC(levell1)を下回った場合に比較結果として“Low”信号をNAND回路127に出力する。

オペアンプ124は、ポンプ出力検出信号monと第4の基準電圧refDを比較し、ポンプ出力検出信号monが第4の基準電圧refD(levell2)以上の場合に比較結果として“Low”信号をNOR回路128に出力し、ポンプ出力検出信号monが第4の基準電圧refD(levell2)を下回った場合に比較結果として“Hi”信号をNOR回路128に出力する。

NAND回路126,127はラッチ回路129を構成する。このラッチ回路129は、オペアンプ122からインバータ回路125を介して出力される比較結果の反転信号を一方の入力端子に入力し、オペアンプ123から出力される比較結果を他方の入力端子に入力し、これら比較結果の反転信号及び比較結果に基づいて、ポンプ回路102の昇圧動作を制御するフラグ信号Flag1をポンプ回路102に出力する。

本第2の実施の形態では、ラッチ回路129は、ポンプ出力検出信号monが第2の基準電圧refB(levelu1)以下の場合にインバータ回路125から比較結果の反転信号として入力される“Hi”信号(この時、オペアンプ123は“Hi”信号を出力)をラッチし、フラグ信号Flag1として“Hi”信号をポンプ回路102に出力して昇圧動作を実行させる。また、ラッチ回路129は、ポンプ出力検出信号monが第2の基準電圧refB(levelu1)を超えた場合にインバータ回路125から比較結果の反転信号として入力される“Low”信号(この時、オペアンプ123は“Hi”信号を出力)をラッチし、フラグ信号Flag1として“Low”信号をポンプ回路102に出力して昇圧動作を停止させる。また、ラッチ回路129は、ポンプ出力検出信号monが第3の基準電圧refC(levell1)を下回った場合にオペアンプ123から比較結果として“Low”信号が入力されるが、インバータ回路125からは“Hi”信号が入力されるため、この“Hi”信号をラッチしてフラグ信号Flag1として“Hi”信号をポンプ回路102に出力して昇圧動作を再開させる。

以上のオペアンプ122,123及びラッチ回路129の動作を繰り返すことにより、ポンプ回路102から出力される昇圧信号Vmpmの電圧レベルは、図13に示すように、levelu1(第2の基準電圧refB)とlevell1(第3の基準電圧refC)の間の範囲に収まるように制御される。

NOR回路128は、ポンプ出力検出信号monが第1の基準電圧refA(levelu2)を超えた場合にオペアンプ121から比較結果として“Hi”信号(この時、オペアンプ124は“Low”信号を出力)が入力されると、ポンプ回路102から出力される昇圧信号Vpmpが異常であることを示すフラグ信号Flag2を“Low”信号としてテスタに出力する。また、NOR回路128は、ポンプ出力検出信号monが第4の基準電圧refD(levell2)を下回った場合にオペアンプ124から比較結果として“Hi”信号(この時、オペアンプ121は“Low”信号を出力)が入力されると、ポンプ回路102から出力される昇圧信号Vpmpが異常であることを示すフラグ信号Flag2を“Low”信号としてテスタに出力する。すなわち、本第2の実施の形態のポンプチップ100は、ポンプ回路102から出力される昇圧信号Vmpmの電圧レベルが第1の基準電圧refA(levelu2)を超えた場合、又は、第4の基準電圧refD(levell2)を下回った場合に、ポンプ回路102が正常に動作していないことを示すフラグ信号Flag2を“Low”信号としてテスタに報知する機能を有する。

次に、本第2の実施の形態に係るテストシステム1のテストシーケンスについて、図14に示すフローチャートを参照して説明する。なお、このテストシーケンスでは、フラッシュメモリ(FM)4a〜4dの読み出し動作をテストする場合について説明する。

図14において、テスタは、フラッシュメモリ(FM)4a〜4dの読み出し動作をテストするため、通常の試験と同様にReadコマンド及び制御信号をプローブカード2に対して入力する(ステップS201)。Readコマンド及び制御信号は、パッド6及び配線5を介してフラッシュメモリ(FM)4a〜4dに供給される。フラッシュメモリ(FM)4a〜4dは、Readコマンド及び制御信号を受け付けると、Ready/Busy信号を“Hi”レベルから“Low”レベルに設定する(ステップS202)。

次いで、テスタは、Ready/Busy信号が“Low”レベルに変化したことを検出すると、ポンプ起動信号をプローブカード2に対して入力する(ステップS203)。ポンプ起動信号は、パッド6及び配線5を介してポンプチップ100に供給される。ポンプチップ100は、ポンプ起動信号を受け付けると、読み出し用の昇圧信号pmpを生成してフラッシュメモリ(FM)4a〜4dに供給する。フラッシュメモリ(FM)4a〜4dは、読み出し用の昇圧信号を受けて読み出し動作を実行し、読み出したデータを内部のレジスタに保持する。

なお、ポンプチップ100では、読み出し用の昇圧信号pmpをフラッシュメモリ(FM)4a〜4dに対して供給する際に、上記ポンプリミット回路101内のポンプ出力比較回路120により昇圧信号pmpの電圧レベルの制御及び昇圧信号pmpの電圧レベルの正常か否かが監視される。そして、ポンプチップ100では、昇圧信号pmpの電圧レベルが異常である場合、すなわち、昇圧信号Vmpmの電圧レベルが第1の基準電圧refA(levelu2)を超えた場合、又は、第4の基準電圧refD(levell2)を下回った場合に、フラグ信号Flag2を“Low”信号としてテスタに報知される。

次に、テスタは、ポンプチップ100から入力されるフラグ信号Flag2が“Hi”信号か否かを確認する(ステップS204)。すなわち、テスタは、ポンプチップ100の昇圧動作が正常か異常かを、ポンプチップ100から入力されるフラグ信号Flag2により確認する。テスタは、フラグ信号Flag2が“Hi”信号である場合は(ステップS204:Yes)、ステップS205に移行する。また、テスタは、フラグ信号Flag2が“Low”信号である場合は(ステップS204:No)、ポンプチップ100の昇圧動作が異常であるため、テストシーケンスを直ちに終了する。

フラッシュメモリ(FM)4a〜4dは、読み出し動作が終了すると、Ready/Busy信号を“Low”レベルから“Hi”レベルにする(ステップS205)。テスタは、Ready/Busy信号が“Hi”レベルに変化したことを検出すると、ポンプチップ100の昇圧動作を休止するため、スタンバイ信号をプローブカード2に対して入力する(ステップS206)。ポンプチップ100は、スタンバイ信号を受け付けると、昇圧動作を休止する。

次いで、テスタは、フラッシュメモリ(FM)4a〜4d内に保持された読出データを読み出し、その読出データとテスタ内に保持する基準データとを比較して、読み出し動作が正常に行われたか否かを検証する読出データ検証処理を実行して(ステップS207)、本テストを終了する。

以上説明したように、第2の実施の形態に係るポンプチップを利用したフラッシュメモリにおいては、フラッシュメモリ内に設けられていたポンプ回路をポンプチップとして外部に取り出し、1つのポンプチップを複数のフラッシュメモリで共有するように構成したプローブカード及びマルチチップパッケージを実現することを可能にした。したがって、フラッシュメモリ自体のチップ面積を縮小することができるとともに、製造コストを低減することが可能になる。また、1つのポンプチップを複数のフラッシュメモリで共有するように構成することができ、マルチチップパッケージとして構成した場合の製造コストを低減することが可能になる。

さらに、第2の実施の形態に係るポンプチップを利用したフラッシュメモリのテストシステムにおいては、ポンプチップ100内に昇圧信号Vpmpの電圧レベルを所定の範囲内に制御する機能と、昇圧動作の異常を報知する機能を備えるポンプリミット回路101を設けたため、テストの信頼性を向上できる。

(第3の実施の形態)
本発明の第3の実施の形態は、第1及び第2の実施の形態に係る複数のフラッシュメモリを積層したマルチチップパッケージにおいて、各フラッシュメモリのチップアドレスを識別する識別機能を実装した例を説明するものである。

図15は、第3の実施の形態に係るフラッシュメモリシステム150の要部構成を示すブロック図である。フラッシュメモリシステム150は、BIST回路151と、ROM−FUSE(記憶部)152と、レジスタ153と、比較器154と、アドレス比較部155と、メモリ位置検知回路156と、を備える。第3の実施の形態に係るフラッシュメモリシステム150は、上記第1及び第2の実施の形態に示したように、4枚のフラッシュメモリを積層したマルチチップパッケージ内の各フラッシュメモリに適用するものである。

BIST(Built-In Self Test)回路151は、メモリ位置検知回路156内のノードを選択するスイッチS1〜S5のON/OFFを制御する。BIST回路150は、選択したノードから入力される電圧Vextの分圧信号とテストパッドに与えられる信号との大小関係を比較することにより、積層されたフラッシュメモリ自体の位置(積層されたチップの中の順序)を検知し、その検知結果をメモリチップアドレスとしてROM−FUSE152に記憶する。

ROM−FUSE152は、各フラッシュメモリのメモリチップアドレスと、各フラッシュメモリの書き込み電圧値、読み出し電圧値及び消去電圧値等の制御情報と、を対応付けて記憶するメモリである。

レジスタ153は、各フラッシュメモリの動作テストを実行する際に、アドレス比較部150から入力されるメモリチップアドレスに応じてROM−FUSE152から制御情報を読み出して一時的に保持する。

比較器154は、反転入力端子(−)にメモリ位置検知回路156から供給される分圧信号を入力し、非反転入力端子(+)にテストパッド(Test Pad)に与えられる信号を入力し、分圧信号と信号との大小関係を比較して比較結果をBIST回路151に出力する。

アドレス比較部155は、IOパッドIO0〜IO7から入力されるメモリチップアドレスと、レジスタ153を介してROM−FUSE152から読み出したメモリチップアドレスとを比較して動作対象のフラッシュメモリを特定し、特定したメモリチップアドレスをレジスタ153に出力する。

メモリ位置検知回路156は、抵抗値Rの抵抗素子R1〜R4と、抵抗値R/2の抵抗素子rとを直列に接続し、抵抗素子R1〜R4及び抵抗素子rを接続するノードに接続したスイッチS1〜S5と、を備える。抵抗素子R1〜R4及び抵抗素子rは、メモリチップ内にてポリ(Poly)抵抗等を直列に接続して形成する。抵抗素子R1及びスイッチS1が接続されたノードには、メモリ位置検知用電圧Vextが接続される。抵抗素子R1〜R4及び抵抗素子rを接続する各ノードは、BIST回路151でスイッチS1〜S5のON/OFFを制御することにより選択される。メモリ位置検知用電圧Vextの分圧比は、選択するノードにより決定される。メモリ位置検知用電圧Vextの分圧信号(比較信号)は、比較器154の反転入力端子(−)に入力される。

次に、フラッシュメモリを4枚積層したマルチチップパッケージにおいて、メモリ位置検知用パッドを割り当てた場合の構成例を図16に示す。図16に示すマルチチップパッケージ160では、基板161上に垂直ビアを用いて4枚のフラッシュメモリチップ162〜165が積層されている。各フラッシュメモリチップ162〜165の上面には、複数のパッド171〜179が形成されている。第3の実施の形態では、これらのパッド171〜179のうち、図中の左端パッド171とその隣のパッド172をメモリ位置検知用パッドとして使用する。他のパッド173〜179は、図17に示すように、フラッシュメモリ162〜165間でIO、制御Control、電源Vdd、グランドVss等として使用され、フラッシュメモリ162〜165間で互いに接続されている。

本第3の実施の形態では、パッド171を第1のメモリ位置検知用パッドP1、パッド172を第2のメモリ位置検知用パッドP2とし、これらのパッドP1、P2もフラッシュメモリ162〜165間で互いに接続されている。第1のメモリ位置検知用パッドP1及び第2のメモリ位置検知用パッドP2は、図17及び図18に示すように、基板161において導通パターン166により短絡されている。フラッシュメモリ162〜165間の第1のメモリ位置検知用パッドP1及び第2のメモリ位置検知用パッドP2は、8個のビア(VIA)を介して電気的に接続されている。図18に示すように、最上層のフラッシュメモリ165の第1のメモリ位置検知用パッドP1に外部のテスタ等からテスト電圧Vtestを印加し、フラッシュメモリ165の第2のメモリ位置検知用パッドP2をグランドVssに接続すると、8個のビアを介して積層された各フラッシュメモリ162〜165の第1のメモリ位置検知用パッドP1から第2のメモリ位置検知用パッドP2に電流が流れる。

本第3の実施の形態では、図17に示すように第1のメモリ位置検知用パッドP1に対してフラッシュメモリ162〜165間を接続するビアのみを他のビアに比べて高抵抗になるようにする。具体的には、フラッシュメモリ165に形成するビアを例として説明すると、図19に示すように、ビア182の材料183のみを変更する。材料183としては、例えば、カーボン抵抗のような高抵抗材料を使用する。または、ビア182の径を他のビア181の径に比べて小さくして高抵抗を実現するようにしてもよい。また、ビア182内にアルミナの様な酸化金属を挟んで高抵抗を実現するようにしてもよい。なお、他のフラッシュメモリ162〜164の第1のメモリ位置検知用パッドP1に対するビアについても同様に形成する。

このように第1のメモリ位置検知用パッドP1に係るビアのみを高抵抗にすると、図20に示すように、ビア抵抗を利用して抵抗素子Rの直列接続を実現することができる。そして、図20に示すように、最上層のフラッシュメモリ165の第1のメモリ位置検知用パッドP1にテスト電圧Vtestを印加すると、積層された各フラッシュメモリ162〜165の第1のメモリ位置検知用パッドP1には、それぞれ異なる電圧(Vtest×1,Vtest×(3/4),Vtest×(1/2),Vtest(1/4))が入力されることになる。なお、図20に示す抵抗値Rは第1のメモリ位置検知用パッドP1に対応する抵抗素子の抵抗値を示し、抵抗値rは第2のメモリ位置検知用パッドP2に対応する抵抗素子の抵抗値を示す。この場合、抵抗値Rと抵抗値rの関係は、図20に示すように、R>>rである。

図20では、テスト電圧Vtestが印加された場合に各フラッシュメモリ162〜165の第1のメモリ位置検知用パッドP1に入力される分圧電圧の関係を示したが、図15では、外部のテスタからテストパッド(Test Pad)に対して各フラッシュメモリ162〜165の第1のメモリ位置検知用パッドP1に入力される分圧電圧に相当する電圧が入力される。この分圧電圧の電圧値とメモリ位置検知回路156内の選択ノードにて生成される既知の電圧値(各フラッシュメモリ162〜165内にて各々生成される既知の電圧値)と、を上記比較器154により比較することにより、各フラッシュメモリ162〜165自体が何番目にスタックされているかを認識することが可能になる。そして、各フラッシュメモリ162〜165が認識した電圧値をROM−FUSE152に書き込むことにより、各フラッシュメモリ162〜165が固有のメモリチップアドレスを保有することが可能になる。

上記テスタから入力されるテスト電圧Vtestの分圧電圧と、メモリ位置検知回路156内のスイッチS1〜S5のON/OFF動作との関係を図21にテスト電圧ノード選択表200として示す。このテスト電圧ノード選択表200において、V@(Test Pad)はテスタから入力されるテスト電圧Vtestの分圧電圧を示し、V@SampleNodeはメモリ位置検知回路156内でノードを選択するスイッチS1〜S4のON/OFF状態を示す。この場合、「0」はスイッチS1〜S5をOFFし、「1」はスイッチS1〜S5をONすることを示す。また、図中の「7/9,5/9,3/9,1/9」は、スイッチS1〜S5のON/OFF動作により選択されるノード間に接続されたメモリ位置検知回路156内の抵抗素子R1〜R4及び抵抗素子rの各抵抗値R及びR/2に基づく合成抵抗値を示す。このテスト電圧ノード選択表200は、後述するテスタによるID書き込み動作において利用される。

テスト電圧ノード選択表200によれば、次のような対応関係となる。テスタはフラッシュメモリ165に対してテスト電圧Vtest「1」をテストパッド(Test Pad)に入力してID書き込み動作を実行する場合、BIST回路151はスイッチS1のみをONし、スイッチS2〜S5を全てOFFする。また、テスタはフラッシュメモリ165に対してテスト電圧Vtest「0.75」をテストパッド(Test Pad)に入力してID書き込み動作を実行する場合、BIST回路151はスイッチS2のみをONし、スイッチS1,S3〜S5をOFFする。また、テスタはフラッシュメモリ165に対してテスト電圧Vtest「0.5」をテストパッド(Test Pad)に入力してID書き込み動作を実行する場合、BIST回路151はスイッチS2,S3をONし、スイッチS1,S4,S5をOFFする。また、テスタはフラッシュメモリ165に対してテスト電圧Vtest「0.25」をテストパッド(Test Pad)に入力してID書き込み動作を実行する場合、BIST回路151はスイッチS2〜S4をONし、スイッチS1,S5をOFFする。これらの対応関係は、他のフラッシュメモリ162〜164においても同様である。

各フラッシュメモリ162〜165の第1のメモリ位置検知用パッドP1に対応する抵抗素子を高抵抗とするために、図19においてビア182の材料183や径を変更する場合を示したが、高抵抗とするための具体的な構成例について図22を参照して説明する。

図22(a)は、本第3の実施の形態のフラッシュメモリに適用するビア領域のレイアウトの一例を示す平面図である。同図(b)は、(a)のA−A線矢視断面を模式的に示す図である。図22(a)に示すビア領域220には、その下層から順にPoly層221と、第1のメタル層M1と、第2のメタル層M2が形成され、各層はビアVM11,VM12,VM21〜VM23を介して接続されている。この場合、ビアVM11を第1のメモリ位置検知用パッドP1とし、ビアVM12を第2のメモリ位置検知用パッドP2とし、ビアVM21〜VM23を他のパッドとする。また、第1のメタル層M1及び第2のメタル層M2は銅(Cu)やアルミニウム(Al)等を用いて形成し、ビアVM11,VM12,VM21〜VM23は選択性エッチング等を用いて第1のメタル層M1及び第2のメタル層M2の裏面側から開口して形成するものとする。

そして、第1のメタル層M1のビアVM1には、銅(Cu)等を用いてメッキを施した後、更にメッキ層にスズ(Sn)等を用いた半田付けを行う。その結果、ビアVM1の抵抗値を他のビアVM12,VM21〜VM23の抵抗値に比べて高抵抗とすることが可能である。以上のように、フラッシュメモリに適用するビア領域を形成することにより、図20に示したように積層されたフラッシュメモリ162〜165の第1のメモリ位置検知用パッドP1となるビアの抵抗値Rと、第2のメモリ位置検知用パッドP2の抵抗値rとの関係をR>>rとすることが可能になる。そして、図17に示したように最上層のフラッシュメモリ165の第1のメモリ位置検知用パッドP1にテスト電圧Vtestを印加し、最上層のフラッシュメモリ165の第2のメモリ位置検知用パッドP2をグランドVssに接続することにより、各フラッシュメモリ162〜165のビアを介して電流が流れるようになる。その結果、積層された各フラッシュメモリ162〜165の第1のメモリ位置検知用パッドP1には、それぞれ異なる電圧(Vtest×1,Vtest×(3/4),Vtest×(1/2),Vtest(1/4))が入力されることになる。

次に、図15のフラッシュメモリシステム150に対してテスタにより実行されるID書き込み/読み出し動作テストのテストシーケンスについて、図23に示すフローチャートを参照して説明する。なお、このテストシーケンスでは、フラッシュメモリ165のID書き込み/読み出し動作テストを実行する場合について説明する。

図23において、テスタは、フラッシュメモリ165のID書き込み動作を実行するため、メモリ位置検知用電圧Vextを図15のメモリ位置検知回路156に供給する(ステップS301)。次いで、テスタは、フラッシュメモリ165のIDに相当するテスト電圧Vtestを図15のテストパッド(Test Pad)に入力する(ステップS302)。すなわち、テスタは、上記テスト電圧ノード選択表220に示したテスト電圧Vtestをテストパッド(Test Pad)に入力する。また、フラッシュメモリシステム150内のBIST回路151は、上記テスト電圧ノード選択表220に示したテスト電圧Vtestに対応するスイッチS1〜S5のON/OFF制御を行って電圧Vextの分圧信号を比較器154に入力する。

次に、比較器154は、テストパッド(Test Pad)から入力されるテスト電圧Vtestとメモリ位置検知回路156から入力される分圧信号の大小関係を比較し、その比較結果をBIST回路151に入力する。BIST回路151は、入力された比較結果により積層された各フラッシュメモリ165の位置(積層されたチップの中の順序)を検知し、その検知結果をメモリチップアドレスとしてROM−FUSE152に記憶する(ステップS303)。

次に、テスタは、フラッシュメモリ165のID読み出し動作をテストするため、ID読み出しコマンドとメモリチップアドレスをIOパッドIO0〜IO7に入力する。フラッシュメモリシステム150内のアドレス比較部155は、IOパッドIO0〜IO7からメモリチップアドレスが入力されると、ROM−FUSE152からレジスタ153を介してメモリチップアドレスを読み出して入力されたメモリチップアドレスと比較し、2つのアドレスが合致していればチップ情報をIOパッドIO0〜IO7からテスタに対して出力する(ステップS304:okey)。

テスタは、各チップアドレスに対してそれぞれIDリード動作を確認できた場合は(ステップS304:okay)、当該フラッシュメモリ165のチップID書き込みが無事終了したことを確認できる(ステップS305)。また、テスタは、いずれかのチップアドレスに対してIDリード動作が確認できなかった場合は(ステップS304:fail)、当該フラッシュメモリ165のチップID書き込みが失敗したことを確認できる(ステップS306)。この場合、テスタは、当該フラッシュメモリに対する再度のID書き込み動作を実行する等の対応を直ちに実行できる。

なお、フラッシュメモリシステム150を含むマルチチップパッケージでは、第1のメモリ位置検知用パッドP1及び第2のメモリ位置検知用パッドP2にテスタからテスト信号を受け付けるため、パッケージの外にピンを設ける必要がある。このピンは、出荷前のテスト時に必要なピンであり、出荷後は不要になるため、仕様上はNC(No Connection)ピンとしておけばよい。

また、上記のようにしてメモリチップアドレスが書き込まれた複数のメモリチップを積層したマルチチップパッケージを製品として出荷した場合、そのメモリチップアドレスの指定方法について、以下に説明する。

まず、メモリチップアドレスの指定方法として、ID読み出し動作を利用することが考えられる。この場合、ID読み出し動作において使用されるCE(チップイネーブル)コマンドを利用する。具体的には、CEコマンドを2ビット構成とし、“00”,“01”,“10”,“11”の何れかを設定することにより、マルチチップパッケージ内の積層された4枚のメモリチップの何れかのメモリチップアドレスを指定することが可能になる。

また、他のメモリチップアドレスの指定方法として、メモリチップ内のアドレスを指定するアドレスコマンドを利用することが考えられる。この場合、メモリセルアレイの容量に応じてそのアドレスコマンドのビット数は異なるが、上位2ビットを利用する。具体的には、上位2ビットに“00”,“01”,“10”,“11”の何れかを設定することにより、マルチチップパッケージ内の積層された4枚のメモリチップの何れかのメモリチップアドレスを指定することが可能になる。

さらに、上記図23に示したフローチャートでは、いずれかのチップアドレスに対してIDリード動作が確認できなかった場合(ステップS304:fail)、フラッシュメモリ165のチップID書き込みが失敗したものとしてテストを終了する例を示したが、複数回IDリード動作を繰り返してフラッシュメモリ165のチップID書き込みが失敗したか否かを判定するようにしてもよい。この動作例を図24に示すフローチャートを参照して説明する。

図24において、上記図23と同様にステップS301〜ステップS304の処理を実行し、IDリード動作が確認できなかった場合(ステップS304:fail)、そのfail回数がN回に達したか否かを確認する(ステップS401)。fail回数がN回(例えば、5回)に達していなければ(ステップS401:No)、ステップS301に戻り、同様にステップS301〜ステップS304の処理を実行する。また、fail回数がN回に達していれば(ステップS401:Yes)、フラッシュメモリ165のチップID書き込みが失敗したことを確認できる(ステップS306)。この場合、テスタは、当該フラッシュメモリに対する再度のID書き込み動作を自動的に繰り返し実行することができ、当該フラッシュメモリが不良チップであるか否かを確実に判定できる。

以上説明したように、第3の実施の形態に係るフラッシュメモリシステム150においては、フラッシュメモリを積層したマルチチップパッケージにおいて、各フラッシュメモリのチップアドレスを識別する識別機能を実装した。また、複数のフラッシュメモリを複数のビアを利用して積層し、そのビアの一部をメモリ位置検知用パッドとし、メモリ位置検知用パッドにID書き込み/読み出し動作テスト用の電圧を印加するため、メモリ位置検知用パッドとしたビアの一部を高抵抗とする構成(ビアの構造、材料、径等)を工夫した。したがって、フラッシュメモリを積層したマルチチップパッケージにおいて、垂直方向に積層された各フラッシュメモリの位置を識別するメモリチップアドレス(ID)を設定するための電圧をメモリチップ内で生成することが可能になり、メモリチップアドレス(ID)の書き込み及び読み出し動作テストが容易になる。さらに、第3の実施の形態に係るフラッシュメモリシステム150に第1の実施の形態による1つのポンプチップを複数のフラッシュメモリで共有する構成を適用することにより、フラッシュメモリの実装面積を縮小することが可能になり、積層するフラッシュメモリのチップ数を増やすことが可能になる。

なお、上記第3の実施の形態では、複数のビアを形成したビア領域内に第1のメモリ位置検知用パッドP1と第2のメモリ位置検知用パッドP2を形成する場合を示したが、メモリチップ上の他の空き領域に形成するようにしてもよい。

(第4の実施の形態)
本発明の第4の実施の形態は、第3の実施の形態に係る複数のフラッシュメモリを積層したマルチチップパッケージにおいて、第1のメモリ位置検知用パッドと第2のメモリ位置検知用パッドの構成を工夫した例を説明するものである。なお、本第4の実施の形態に係るフラッシュメモリシステムの構成は、上記第3の実施の形態に係る図15に示したフラッシュメモリシステム150の構成と同様であるため、その図示及び構成説明は省略する。

図25は、上記図16に示したマルチチップパッケージに適用する第1のメモリ位置検知用パッドと第2のメモリ位置検知用パッドの構成例を示す図である。図24において、各層のメモリチップ上に形成した第1のメモリ位置検知用パッドP1と第2のメモリ位置検知用パッドP2の間をメタル(Metal)又はウェル(well)からなるfuse241を介して予め接続しておく。そして、ビア(VIA)を開口する際に、最下層のフラッシュメモリ以外のフラッシュメモリは、fuse241を電気的に切断する。

以上のように、第1のメモリ位置検知用パッドP1と第2のメモリ位置検知用パッドP2の間をメタル(Metal)又はウェル(well)からなるfuse241を介して予め接続する構成とすることにより、第3の実施の形態において必要であった最下層の第1のメモリ位置検知用パッドP1と第2のメモリ位置検知用パッドP2の間を接続する導通パターン166が不要になり、パッケージ内のフラッシュメモリの構成を単純にすることができる。

本発明の第1の実施の形態に係るポンプチップを利用したフラッシュメモリのテストシステムの主要構成を示す図である。 第1の実施の形態に係るテストシステムのテストシーケンスを示すフローチャートである。 第1の実施の形態に係る(a)は電圧生成回路の構成例を示す図、(b)は電圧生成回路の他の構成例を示す図である。 第1の実施の形態に係る電圧生成回路の回路構成の一例を示す図である。 第1の実施の形態に係るポンプ制御回路の構成例を示す図である。 第1の実施の形態に係るポンプチップとフラッシュメモリを含むマルチチップパッケージの構成例を示す平面図である。 第1の実施の形態に係る図6のA−A線矢視断面である。 第1の実施の形態に係るポンプ回路を含まないフラッシュメモリのパッケージの構成例を示す平面図である。 第1の実施の形態に係るテストシーケンスの一例を示すタイミングチャートであり、(a)は基準クロック信号Clock、(b)はReadコマンド/制御信号、(c)はReady/Busy信号1、(d)はポンプ起動信号EN1、(e)はReady/Busy信号2、(f)はポンプ起動信号EN2、(g)はReady/Busy信号3、(h)はポンプ起動信号EN3、(i)はReady/Busy信号4、(j)はポンプ起動信号EN4、(h)は昇圧信号Vpmpの各波形の一例を示す図である。 本発明の第2の実施の形態に係るポンプチップ内の構成例を示すブロック図である。 第2の実施の形態に係るポンプリミット回路に含まれる(a)は基準電圧設定回路の回路構成例を示す図、(b)はポンプ出力検出回路の回路構成例を示す図である。 第2の実施の形態に係るポンプリミット回路に含まれるポンプ出力比較回路の回路構成例を示す図である。 第2の実施の形態に係る図12のポンプ出力比較回路の動作を説明するための図である。 第2の実施の形態に係るテストシステムのテストシーケンスを示すフローチャートである。 本発明の第3の実施の形態に係るフラッシュメモリシステムの要部構成を示すブロック図である。 第3の実施の形態に係るメモリ位置検知用パッドを割り当てたマルチチップパッケージの構成を示す図である。 第3の実施の形態に係る図16のマルチチップパッケージの断面を示す模式図である。 第3の実施の形態に係るマルチチップパッケージのメモリ位置検知用パッドに印加する電圧の一例を示す図である。 第3の実施の形態に係る高抵抗を設定するビアの構成例を示す図である。 第3の実施の形態に係るビア抵抗を利用した抵抗素子の回路構成を示す図である。 第3の実施の形態に係るテスト電圧ノード選択表の一例を示す図である。 第3の実施の形態に係る(a)はフラッシュメモリに適用するビア領域のレイアウトの一例を示す平面図、(b)は(a)のA−A線矢視断面を模式的に示す図である。 第3の実施の形態に係るID書き込み/読み出し動作テストのテストシーケンスを示すフローチャートである。 第3の実施の形態に係るID書き込み/読み出し動作テストの他のテストシーケンスを示すフローチャートである。 本発明の第4の実施の形態に係る第1のメモリ位置検知用パッドと第2のメモリ位置検知用パッドの構成例を示す図である。

符号の説明

1 テストシステム
2 プローブカード
3 ポンプチップ
4a〜4d フラッシュメモリ
31、32 電圧生成回路
33 ポンプ制御回路
150 フラッシュメモリシステム
151 BIST回路
152 ROM−FUSE
153 レジスタ
154 比較器
155 アドレス比較部
156 メモリ位置検知回路
P1 第1のメモリ位置検知用パッド
P2 第2のメモリ位置検知用パッド

Claims (10)

  1. 複数の不揮発性半導体記憶装置と、
    前記複数の不揮発性半導体記憶装置を動作させる昇圧電圧を生成する昇圧回路と、
    前記複数の不揮発性半導体記憶装置の動作シーケンスに基づいて、前記昇圧回路における前記昇圧電圧の生成動作を制御する昇圧回路制御部と、
    を具備することを特徴とする半導体装置。
  2. 基準電圧を生成する基準電圧生成回路と、
    前記基準電圧生成回路において生成される基準電圧と前記昇圧回路において生成される昇圧電圧を比較して比較結果を出力する比較回路と、を具備し、
    前記昇圧回路制御部は、前記比較回路から出力される前記比較結果に基づいて前記昇圧電圧の電圧レベルを制御する制御信号を前記昇圧回路に出力することを特徴とする請求項1記載の半導体装置。
  3. 前記複数の不揮発性半導体記憶装置と同数の前記昇圧回路を具備し、
    前記昇圧回路制御部は、前記動作シーケンスに基づいて、前記複数の昇圧回路における前記昇圧電圧の生成動作を個別に、又は、同時に制御することを特徴とする請求項1記載の半導体装置。
  4. 前記不揮発性半導体記憶装置は、前記昇圧電圧を受けて動作した動作結果を出力するパッドを有し、
    前記昇圧回路は、前記不揮発性半導体記憶装置から出力される動作結果を受け付けるパッドを有し、前記動作結果に基づいて前記昇圧電圧の電圧レベルを変更することを特徴とする請求項1記載の半導体装置。
  5. 複数の不揮発性半導体記憶装置を接続する基板と、
    前記複数の不揮発性半導体記憶装置を動作させる昇圧電圧を生成する昇圧回路と、
    前記複数の不揮発性半導体記憶装置の動作シーケンスに基づいて、前記昇圧回路における前記昇圧電圧の生成動作を制御する昇圧回路制御部と、
    を具備することを特徴とする半導体メモリテスト装置。
  6. 複数のメモリチップを積層したマルチチップパッケージにおいて、前記複数のメモリチップの各々に第1のメモリ位置検知用パッドと第2のメモリ位置検知用パッドを設け、各層の前記メモリチップの前記第1のメモリ位置検知用パッド同士及び前記第2のメモリ位置検知用パッド同士を接続するとともに、最下層の前記メモリチップに設けられた前記第1のメモリ位置検知用パッドと前記第2のメモリ位置検知用パッドを接続し、
    前記各メモリチップは、一方の入力端子を前記第1のメモリ位置検知用パッドを接続し、他方の入力端子に既知の比較信号を入力する比較器を備え、
    最上層の前記メモリチップに設けられた前記第1のメモリ位置検知用パッドと前記第2のメモリ位置検知用パッドとの間に電圧を印加し、前記各層のメモリチップは、前記第1のメモリ位置検知用パッドに現れる電圧と前記比較信号を前記比較器で比較することにより自メモリチップの積層位置を検知し、該検知位置に基づいて各メモリチップのチップアドレスを認識することを特徴とする半導体装置。
  7. 前記各メモリチップは、複数の抵抗素子を直列に接続し、該抵抗素子間の各接続ノードを切り替えることにより前記複数の抵抗素子の分圧比を変更するメモリ位置検知回路を備え、該メモリ位置検知回路に入力されるメモリ位置検知電圧により前記比較信号を出力することを特徴とする請求項6記載の半導体装置。
  8. 前記各メモリチップは、
    前記チップアドレスを記憶する記憶部と、
    外部から入力されるチップアドレスと前記記憶部に記憶されたチップアドレスを比較するアドレス比較部と、を備え、
    前記外部からチップアドレスが入力されると、前記アドレス比較部により前記記憶部から読み出したチップアドレスと比較して一致を確認してから動作を開始することを特徴とする請求項6記載の半導体装置。
  9. 前記第1のメモリ位置検知用パッドを形成する導電体の抵抗値は、前記第2のメモリ位置検知用パッドを形成する導電体の抵抗値に比べて高抵抗に設定したことを特徴とする請求項6記載の半導体装置。
  10. 前記各層のメモリチップの前記第1のメモリ位置検知用パッド同士及び前記第2のメモリ位置検知用パッド同士をビアを介して接続し、該各第1のメモリ位置検知用パッドに接続されるビアは、該各第2のメモリ位置検知用パッド接続されるビアの材料又は形状と異なる材料又は形状で形成して、前記第1のメモリ位置検知用パッドを形成する導電体の抵抗値を前記第2のメモリ位置検知用パッドを形成する導電体の抵抗値に比べて高抵抗に設定したことを特徴とする請求項9記載の半導体装置。
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