KR100821583B1 - 반도체 메모리 장치의 리던던시 제어 회로 및 방법 - Google Patents
반도체 메모리 장치의 리던던시 제어 회로 및 방법 Download PDFInfo
- Publication number
- KR100821583B1 KR100821583B1 KR1020060112260A KR20060112260A KR100821583B1 KR 100821583 B1 KR100821583 B1 KR 100821583B1 KR 1020060112260 A KR1020060112260 A KR 1020060112260A KR 20060112260 A KR20060112260 A KR 20060112260A KR 100821583 B1 KR100821583 B1 KR 100821583B1
- Authority
- KR
- South Korea
- Prior art keywords
- address
- refresh
- delete delete
- add
- global
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/783—Masking faults in memories by using spares or by reconfiguring using programmable devices with refresh of replacement cells, e.g. in DRAMs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
본 발명의 반도체 메모리 장치의 리던던시 제어 회로는, 외부 커맨드를 버퍼링 및 래치하여 내부 커맨드를 생성하고, 외부 어드레스를 버퍼링 및 래치하고 기 설정된 퓨즈 회로의 출력 신호와 비교하여 글로벌 어드레스 또는 리프레쉬 어드레스를 생성하는 주변회로 리던던시 제어 수단; 및 상기 내부 커맨드의 입력에 대응하여 상기 글로벌 어드레스 또는 상기 리프레쉬 어드레스를 입력 받아 리던던시 워드라인 또는 메인 워드라인을 선택적으로 활성화시키는 메모리 뱅크 리던던시 제어 수단;을 포함하며, 상기 퓨즈 회로는 상기 주변회로 리던던시 제어 수단 내에 구비되는 것을 특징으로 한다.
반도체 메모리 장치, 리던던시 제어, 퓨즈 셋트
Description
도 1은 종래의 기술에 따른 반도체 메모리 장치의 리던던시 제어 회로의 구성도,
도 2는 본 발명에 따른 반도체 메모리 장치의 리던던시 제어 회로의 구성도,
도 3은 도 2에 도시한 글로벌 어드레스 생성부의 상세 구성도,
도 4는 도 2에 도시한 제 1 플립플롭부의 상세 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
30 : 주변회로 리던던시 제어 수단 40 : 메모리 뱅크 리던던시 제어 수단
306 : 제 1 플립플롭부 308 : 퓨즈 셋트부
314 : 제 2 플립플롭부 316 : 제 3 플립플롭부
318 : 글로벌 어드레스 생성부 320 : 커맨드 변환부
410 : 로컬 어드레스 생성부 420 : 보조 퓨즈 셋트부
440 : 리던던트 디코딩부 450 : 메인 디코딩부
본 발명은 반도체 메모리 장치의 리던던시 제어 회로 및 방법에 관한 것으로, 보다 상세하게는 면적 마진을 증가시킨 반도체 메모리 장치의 리던던시 제어 회로 및 방법에 관한 것이다.
일반적으로 반도체 메모리 장치는 수많은 메모리 셀을 포함하며, 이러한 메모리 셀들 중 어느 하나에라도 결함이 발생하면 해당 반도체 메모리 장치가 오동작하게 된다. 따라서, 셀에 결함이 발생한 경우 테스트를 통해 이를 미리 인지하고 있다가 해당 셀에 대한 접근 요청이 발생하면 결함이 발생한 셀 대신 리던던시 회로에 포함된 셀로 접속을 전환하기 위한 리던던시 제어 회로가 이용되고 있다. 여기에서, 리던던시 회로란 메모리 셀 내에 별도로 구비해 둔 여분의 메모리 셀 집합으로서, 결함이 발생한 셀의 대체 셀로 사용된다.
한편, 반도체 메모리 장치는 크게 코어회로(Core Circuit) 영역과 주변회로(Peripheral Circuit) 영역으로 구분된다. 상기 코어회로 영역에는 복수 개의 메모리 뱅크가 구비되며, 각각의 메모리 뱅크에는 복수 개의 메모리 셀이 구비되어 데이터를 저장하는 기능을 수행한다. 상기 주변회로 영역에는 상기 코어회로 영역의 동작을 제어하기 위한 부속 회로들이 구비되며, 동작 모드 설정, 전원 제어 및 클럭과 데이터 간의 타이밍 제어 등의 다양한 기능을 수행한다. 상기 리던던시 회로는 상기 코어회로 영역의 메모리 뱅크 내에 구비되며, 기 구비된 퓨즈 셋트에 의해 그 활용 여부가 결정된다.
이하, 종래의 기술에 따른 반도체 메모리 장치의 리던던시 제어 회로를 첨부 된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 리던던시 제어 회로의 구성도이다.
도시한 것과 같이, 종래의 기술에 따른 반도체 메모리 장치의 리던던시 제어 회로는 주변회로 리던던시 제어 수단(10)과 메모리 뱅크 리던던시 제어 수단(20)으로 구분된다.
상기 주변회로 리던던시 제어 수단(10)은 외부 어드레스(add_ext<1:n>)를 버퍼링하여 버퍼링 어드레스(add_buf<1:n>)를 출력하는 어드레스 버퍼(110), 외부 커맨드(cmd_ext)를 버퍼링하여 버퍼링 커맨드(cmd_buf)를 출력하는 커맨드 버퍼(120), 클럭(clk)의 제어에 따라 상기 버퍼링 어드레스(add_buf<1:n>)를 래치하는 제 1 플립플롭부(130), 상기 클럭(clk)의 제어에 따라 상기 버퍼링 커맨드(cmd_buf)를 래치하는 제 2 플립플롭부(140), 상기 제 1 플립플롭부(130)로부터 출력되는 래치 어드레스(add_lat<1:n>)와 상기 제 2 플립플롭부(140)로부터 출력되는 제 1 내부 커맨드(cmd_int1)를 입력 받아 글로벌 어드레스(add_glb<1:n>)를 생성하는 글로벌 어드레스 생성부(150) 및 뱅크 어드레스(add_bnk<1:m>)와 상기 제 1 내부 커맨드(cmd_int1)를 입력 받아 제 2 내부 커맨드(cmd_int2)를 생성하는 커맨드 변환부(160)를 포함한다.
그리고 상기 메모리 뱅크 리던던시 제어 수단(20)은 상기 제 2 내부 커맨드(cmd_int2)의 입력에 대응하여 상기 글로벌 어드레스(add_glb<1:n>)로부터 로컬 어드레스(add_loc<1:n>)를 생성하는 로컬 어드레스 생성부(210), 리프레쉬 신 호(rfsh)의 입력에 대응하여 리프레쉬 어드레스(add_rfs<1:n>)를 생성하는 리프레쉬 카운터(220), 상기 로컬 어드레스(add_loc<1:n>) 또는 상기 리프레쉬 어드레스(add_rfs<1:n>)를 입력 받아 기 구비된 복수 개의 퓨즈 회로의 출력 신호와 비교하여 리페어 판별 신호(rpa)를 생성하는 퓨즈 셋트부(230), 상기 로컬 어드레스(add_loc<1:n>)와 상기 리프레쉬 어드레스(add_rfs<1:n>)를 소정 시간 지연시켜 지연 로컬 어드레스(add_locd<1:n>)와 지연 리프레쉬 어드레스(add_rfsd<1:n>)를 출력하는 지연부(240), 상기 리페어 판별 신호(rpa)의 인에이블 여부에 따라 상기 지연 로컬 어드레스(add_lcld<1:n>) 또는 상기 지연 리프레쉬 어드레스(add_rfsd<1:n>)를 디코딩하여 어느 하나의 리던던시 워드라인(RWL)을 활성화시키는 리던던트 디코딩부(240) 및 상기 리페어 판별 신호(rpa)의 인에이블 여부에 따라 상기 지연 로컬 어드레스(add_locd<1:n>) 또는 상기 지연 리프레쉬 어드레스(add_rfsd<1:n>)를 디코딩하여 어느 하나의 메인 워드라인(MWL)을 활성화시키는 메인 디코딩부(250)를 포함한다.
여기에서 각 어드레스의 비트수를 의미하는 n과 m은 각각 양의 정수로서, 서로 같은 수일 수도 있고 다른 수일 수도 있다. 즉, 상기 제 1 플립플롭부(130)는 n개의 플립플롭 회로를 구비하며, 상기 버퍼링 어드레스(add_buf<1:n>)는 한 비트씩 각 플립플롭 회로에 래치된다.
그리고 상기 외부 커맨드(cmd_ext)는 반도체 메모리 장치의 액티브 모드를 지시하기 위해 입력되는 신호이고, 상기 리프레쉬 신호(rfsh)는 리프레쉬 커맨드를 디코딩하여 생성한 신호이다.
상기 글로벌 어드레스 생성부(150)는 상기 제 1 내부 커맨드(cmd_int1)의 지시에 따라 상기 래치 어드레스(add_lat<1:n>)로부터 상기 글로벌 어드레스(add_glb<1:n>)를 생성한다. 또한 상기 커맨드 변환부(160)는 상기 제 1 내부 커맨드(cmd_int1)를 변환하여 상기 제 2 내부 커맨드(cmd_int2)를 생성하고, 상기 뱅크 어드레스(add_bnk<1:m>)가 지정하는 메모리 뱅크에 이를 전달한다.
일반적으로, 반도체 메모리 장치에는 복수 개의 메모리 뱅크가 구비되므로, 상기 메모리 뱅크 리던던시 제어 수단(20)은 메모리 뱅크 수만큼 복수 개가 구비된다. 상기 제 2 내부 커맨드(cmd_int2)는 복수 개의 메모리 뱅크 리던던시 제어 수단(20)에 각각 구비된 상기 로컬 어드레스 생성부(210) 중 어느 하나의 동작을 지시하며, 상기 제 2 내부 커맨드(cmd_int2)에 의해 선택된 로컬 어드레스 생성부(210)는 상기 글로벌 어드레스(add_glb<1:n>)를 입력 받아 상기 로컬 어드레스(add_loc<1:n>)를 생성한다.
상기 퓨즈 셋트부(230)에는 n개의 퓨즈 회로가 구비되어 있으며, n개의 퓨즈 회로는 테스트 단계에서 설정된 대로 퓨즈가 연결 또는 개방됨에 따라 각각 신호를 생성한다. 액티브 모드시 상기 로컬 어드레스(add_loc<1:n>)가 상기 퓨즈 셋트부(230)의 n개의 퓨즈 회로에 각각 입력되면 상기 퓨즈 셋트부(230)는 퓨즈 회로의 출력 신호와 로컬 어드레스(add_loc<1:n>)를 각각 한 비트씩 비교하여 상기 리페어 판별 신호(rpa)를 생성한다. 상기 리페어 판별 신호(rpa)는 그 전위 레벨에 따라 상기 리던던트 디코딩부(250) 또는 상기 메인 디코딩부(260)를 활성화시킨다. 예를 들어, 상기 리페어 판별 신호(rpa)의 전위가 하이 레벨(High Level)이면 상기 리던 던트 디코딩부(250)를 활성화시키고, 상기 리페어 판별 신호(rpa)의 전위가 로우 레벨(Low Level)이면 상기 메인 디코딩부(260)를 활성화시킨다. 리프레쉬 모드시에도 마찬가지로 상기 퓨즈 셋트부(230)는 상기 리프레쉬 어드레스(add_rfs<1:n>)를 입력 받아 상기 리페어 판별 신호(rpa)를 생성한다.
상기 지연부(240)는 상기 로컬 어드레스(add_loc<1:n>)와 상기 리프레쉬 어드레스(add_rfs<1:n>)가 상기 리던던트 디코딩부(250)와 상기 메인 디코딩부(260)에 각각 입력되는 타이밍과 상기 리페어 판별 신호(rpa)가 상기 리던던트 디코딩부(250)와 상기 메인 디코딩부(260)에 전달되는 타이밍을 같도록 하기 위해 구비된다. 이후, 상기 리페어 판별 신호(rpa)에 의해 활성화된 상기 리던던트 디코딩부(250)는 상기 로컬 어드레스(add_loc<1:n>) 또는 상기 리프레쉬 어드레스(add_rfs<1:n>)로부터 임의의 리던던시 워드라인(RWL)을 활성화시키는 기능을 수행하고, 마찬가지로 상기 리페어 판별 신호(rpa)에 의해 활성화된 상기 메인 디코딩부(260)는 상기 로컬 어드레스(add_loc<1:n>) 또는 상기 리프레쉬 어드레스(add_rfs<1:n>)로부터 임의의 메인 워드라인(MWL)을 활성화시키는 기능을 수행한다.
이와 같이, 종래의 기술에 따른 반도체 메모리 장치는 리던던시 제어 회로를 구비하여 결함이 발생한 메모리 셀을 리던던시 셀로 대체하는 동작을 수행한다. 그러나 종래의 기술에 따른 반도체 메모리 장치의 리던던시 제어 회로에는 메모리 뱅크 리던던시 제어 수단(20) 내에 퓨즈 셋트부(230)가 구비됨에 따라 그 면적 마진이 감소한다는 문제점이 있었다. 일반적으로 퓨즈 회로는 설계 이후 레이져 등을 이용하여 인위적으로 제어하여야만 하므로 그 면적을 감소시키는 데에 기술적 한계가 따른다. 또한 인위적 제어를 위해 적층 구조를 형성하지 못하므로 퓨즈 회로 외의 다른 영역의 면적 문제에까지도 영향을 미친다. 그러나 종래에는 주변회로 영역에 비해 상대적으로 가용 면적이 더 부족한 메모리 뱅크 내에 퓨즈 회로가 구비되어 있었고, 이에 따라 반도체 메모리 장치의 고집적화 구현이 용이하지 않았다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 주변회로 리던던시 제어 수단에 퓨즈 셋트부를 구비함으로써, 메모리 뱅크 영역의 가용 면적을 넓게 하여 면적 마진을 향상시키는 반도체 메모리 장치의 리던던시 제어 회로 및 방법을 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치의 리던던시 제어 회로는, 외부 커맨드를 버퍼링 및 래치하여 내부 커맨드를 생성하고, 외부 어드레스를 버퍼링 및 래치하고 기 설정된 퓨즈 회로의 출력 신호와 비교하여 글로벌 어드레스 또는 리프레쉬 어드레스를 생성하는 주변회로 리던던시 제어 수단; 및 상기 내부 커맨드의 입력에 대응하여 상기 글로벌 어드레스 또는 상기 리프레쉬 어드레스를 입력 받아 리던던시 워드라인 또는 메인 워드라인을 선택적으로 활성화시키는 메모리 뱅크 리던던시 제어 수단;을 포함하며, 상기 퓨즈 회로는 상기 주변회로 리던던시 제어 수단 내에 구비되는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 리던던시 제어 회로는, 외부 어드레스로부터 버퍼링 및 래치된 제 1 래치 어드레스와 내부의 각 퓨즈 회로의 출력 신호를 비교하여 리페어 판별 신호를 생성하는 퓨즈 셋트부; 상기 리페어 판별 신호의 제어에 따라 외부 어드레스로부터 버퍼링 및 래치된 제 2 래치 어드레스를 입력 받아 액티브 모드시 글로벌 어드레스를 생성하고, 리프레쉬 모드시 리프레쉬 어드레스를 생성하는 글로벌 어드레스 생성부; 내부 커맨드의 입력에 대응하여 상기 글로벌 어드레스 또는 상기 리프레쉬 어드레스로부터 로컬 어드레스를 생성하는 로컬 어드레스 생성부; 상기 로컬 어드레스의 지시에 따라 리던던시 워드라인을 활성화시키는 리던던트 디코딩부; 및 상기 로컬 어드레스의 지시에 따라 메인 워드라인을 활성화시키는 메인 디코딩부;를 포함하며, 상기 퓨즈 셋트부 및 상기 글로벌 어드레스 생성부는 주변회로 영역에 배치되고 상기 로컬 어드레스 생성부, 상기 리던던트 디코딩부 및 상기 메인 디코딩부는 메모리 뱅크 영역에 배치되는 것을 특징으로 한다.
그리고 본 발명에 따른 반도체 메모리 장치의 리던던시 제어 방법은, a) 외부로부터 전달된 어드레스와 단락 여부가 기 설정된 복수 개의 퓨즈 회로의 출력 신호를 비교하여 리페어 판별 신호를 생성하는 단계; b) 상기 리페어 판별 신호의 제어에 따라 제 1 내부 커맨드, 래치 어드레스 및 리프레쉬 신호로부터 글로벌 어드레스 또는 리프레쉬 어드레스를 생성하는 단계; c) 제 2 내부 커맨드의 입력에 대응하여 상기 글로벌 어드레스 또는 리프레쉬 어드레스로부터 로컬 어드레스를 생성하는 단계; 및 d) 상기 로컬 어드레스의 지시에 따라 리던던시 워드라인 또는 메인 워드라인을 선택적으로 활성화시키는 단계;를 포함하며, 상기 a) 단계 및 상기 b) 단계의 동작은 주변회로 영역에서 이루어지고, 상기 c) 단계 및 상기 d) 단계의 동작은 메모리 뱅크 영역에서 이루어지는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세 히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 메모리 장치의 리던던시 제어 회로의 구성도이다.
도시한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 리던던시 제어 회로는, 주변회로 리던던시 제어 수단(30)과 메모리 뱅크 리던던시 제어 수단(40)을 포함한다.
여기에서 상기 주변회로 리던던시 제어 수단(30)은 외부 어드레스(add_ext<1:n>)를 버퍼링하여 버퍼링 어드레스(add_buf<1:n>)를 출력하는 어드레스 버퍼(302), 외부 커맨드(cmd_ext)를 버퍼링하여 버퍼링 커맨드(cmd_buf)를 출력하는 커맨드 버퍼(304), 상기 버퍼링 어드레스(add_buf<1:n>), 상기 버퍼링 커맨드(cmd_buf), 리프레쉬 신호(rfsh) 및 리프레쉬 어드레스(add_rfs<1:n+1>)를 입력 받아 제 1 래치 어드레스(add_lat1<1:n>)를 생성하는 제 1 플립플롭부(306), 상기 제 1 래치 어드레스(add_lat1<1:n>)와 내부의 각 퓨즈 회로의 출력 신호를 비교하여 리페어 판별 신호(rpa)를 생성하는 퓨즈 셋트부(308), 상기 버퍼링 어드레스(add_buf<1:n>)를 소정 시간 지연시켜 지연 버퍼링 어드레스(add_bufd<1:n>)를 출력하는 제 1 지연부(310), 상기 버퍼링 커맨드(cmd_buf)를 소정 시간 지연시켜 지연 버퍼링 커맨드(cmd_bufd)를 출력하는 제 2 지연부(312), 클럭(clk)의 제어에 따라 상기 지연 버퍼링 어드레스(add_bufd<1:n>)를 래치하는 제 2 플립플롭부(314), 상기 클럭(clk)의 제어에 따라 상기 지연 버퍼링 커맨드(cmd_bufd)를 래치하는 제 3 플립플롭부(316), 상기 리페어 판별 신호(rpa), 상기 제 3 플립플롭 부(316)에서 출력되는 제 1 내부 커맨드(cmd_int1) 및 상기 리프레쉬 신호(rfsh)에 대응하여 상기 제 2 플립플롭부(314)에서 출력되는 제 2 래치 어드레스(add_lat2<1:n>)로부터 글로벌 어드레스(add_glb<1:n+1>) 또는 상기 리프레쉬 어드레스(add_rfs<1:n+1>)를 생성하는 글로벌 어드레스 생성부(318) 및 뱅크 어드레스(add_bnk<1:m>)와 상기 제 1 내부 커맨드(cmd_int1)를 입력 받아 제 2 내부 커맨드(cmd_int2)를 생성하는 커맨드 변환부(320)를 포함한다.
그리고 상기 메모리 뱅크 리던던시 제어 수단(40)은 상기 제 2 내부 커맨드(cmd_int2)의 입력에 대응하여 상기 글로벌 어드레스(add_glb<1:n+1>)로부터 로컬 어드레스(add_loc<1:n+1>)를 생성하는 로컬 어드레스 생성부(410), 상기 로컬 어드레스(add_loc<1:n+1>)를 입력 받아 기 구비된 복수 개의 퓨즈 회로의 출력 신호와 비교하여 보조 리페어 판별 신호(arpa)를 생성하는 보조 퓨즈 셋트부(420), 상기 로컬 어드레스(add_loc<1:n+1>)를 소정 시간 지연시켜 지연 로컬 어드레스(add_locd<1:n+1>)를 출력하는 제 3 지연부(430), 상기 보조 리페어 판별 신호(rpa)의 제어에 따라 상기 지연 로컬 어드레스(add_lcld<1:n+1>)를 디코딩하여 어느 하나의 리던던시 워드라인(RWL)을 활성화시키는 리던던트 디코딩부(440) 및 상기 지연 로컬 어드레스(add_locd<1:n+1>)를 디코딩하여 어느 하나의 메인 워드라인(MWL)을 활성화시키는 메인 디코딩부(450)를 포함한다.
여기에서 각 어드레스의 비트수를 의미하는 n과 m은 각각 양의 정수로서, 서로 같은 수일 수도 있고 다른 수일 수도 있다. 즉, 상기 제 1 플립플롭부(306)와 상기 제 2 플립플롭부(314)는 각각 n개의 플립플롭 회로를 구비하며, 상기 버퍼링 어드레스(add_buf<1:n>)와 상기 지연 버퍼링 어드레스(add_bufd<1:n>)는 한 비트씩 각 플립플롭 회로에 래치된다.
그리고 상기 외부 커맨드(cmd_ext)는 반도체 메모리 장치의 액티브 모드를 지시하기 위해 입력되는 신호이고, 상기 리프레쉬 신호(rfsh)는 리프레쉬 커맨드를 디코딩하여 생성한 신호이다.
상기 제 1 플립플롭부(306)는 상기 버퍼링 커맨드(cmd_buf)가 액티브 모드를 지시하면 상기 버퍼링 어드레스(add_buf<1:n>)으로부터 상기 제 1 래치 어드레스(add_lat1<1:n>)를 생성하고, 상기 리프레쉬 신호(rfsh)가 리프레쉬 모드를 지시하면 상기 리프레쉬 어드레스(add_rfs<1:n+1>)로부터 상기 제 1 래치 어드레스(add_lat1<1:n>)를 생성한다.
상기 퓨즈 셋트부(308)에는 n개의 퓨즈 회로가 구비되어 있으며, n개의 퓨즈 회로는 테스트 단계에서 설정된 대로 퓨즈가 연결 또는 개방됨에 따라 각각 신호를 생성한다. 상기 퓨즈 셋트부(308)는 n개의 퓨즈 회로 각각의 출력 신호와 상기 제 1 래치 어드레스(add_lat1<1:n>)를 각각 한 비트씩 비교하여 상기 리페어 판별 신호(rpa)를 생성한다. 상기 리페어 판별 신호(rpa)는 그 전위 레벨에 따라 상기 제 1 래치 어드레스(add_lat1<1:n>)가 노멀 어드레스인지 리페어 어드레스인지에 대한 정보를 제공한다.
상기 글로벌 어드레스 생성부(318)는 상기 제 1 내부 커맨드(cmd_int1)가 액티브 모드를 지시하면 상기 제 2 래치 어드레스(add_lat2<1:n>)로부터 상기 글로벌 어드레스(add_glb<1:n+1>)를 생성한다. 또한 상기 글로벌 어드레스 생성부(318)는 내부에 리프레쉬 카운터를 구비하여, 상기 리프레쉬 신호(rfsh)가 리프레쉬 모드를 지시하면 상기 제 2 래치 어드레스(add_lat2<1:n>)로부터 상기 리프레쉬 어드레스(add_rfs<1:n+1>)를 생성한다. 이 때 상기 글로벌 어드레스(add_glb<1:n+1>)와 상기 리프레쉬 어드레스(add_rfs<1:n+1>)의 비트수가 상기 제 2 래치 어드레스(add_lat2<1:n>)보다 한 비트 증가하는 것은 상기 리페어 판별 신호(rpa)가 제공하는 리페어 여부에 대한 정보를 담기 위함이다. 즉, 상기 글로벌 어드레스 생성부(318)는 상기 글로벌 어드레스(add_glb<1:n+1>) 또는 상기 리프레쉬 어드레스(add_rfs<1:n+1>)의 한 비트(예를 들어, 최상위 비트)를 통해 리페어 여부에 대한 정보를 메모리 뱅크에 전달한다.
또한 상기 커맨드 변환부(320)는 상기 제 1 내부 커맨드(cmd_int1)를 변환하여 상기 제 2 내부 커맨드(cmd_int2)를 생성하고, 상기 뱅크 어드레스(add_bnk<1:m>)가 지정하는 메모리 뱅크에 이를 전달한다.
상기 메모리 뱅크 리던던시 제어 수단(40)은 메모리 뱅크 수만큼 복수 개가 구비된다. 상기 제 2 내부 커맨드(cmd_int2)는 복수 개의 메모리 뱅크 리던던시 제어 수단(40)에 각각 구비된 상기 로컬 어드레스 생성부(410) 중 어느 하나의 동작을 지시하며, 상기 제 2 내부 커맨드(cmd_int2)에 의해 선택된 로컬 어드레스 생성부(410)는 상기 글로벌 어드레스(add_glb<1:n+1>) 또는 상기 리프레쉬 어드레스(add_rfs<1:n+1>)를 입력 받아 상기 로컬 어드레스(add_loc<1:n+1>)를 생성한다.
상기 보조 퓨즈 셋트부(420)는 리던던시 메모리 셀에 결함이 발생한 경우, 이를 다른 메모리 셀로 대체하기 위해 구비된다. 상기 보조 퓨즈 셋트부(420) 또한 복수 개의 퓨즈 회로를 구비하며, 이로부터 출력되는 신호들과 상기 로컬 어드레스(add_loc<1:n+1>)를 각각 비교하여, 리던던시 워드라인(RWL)을 다른 리던던시 워들라인(RWL)으로 대체해야 하는 경우, 상기 보조 리페어 판별 신호(arpa)를 인에이블 시킨다. 이 때, 상기 보조 퓨즈 셋트부(420)는 상기 퓨즈 셋트부(308)에 비해 적은 수의 퓨즈 회로를 구비하므로, 상기 보조 퓨즈 셋트부(420)의 배치로 인한 면적 마진 손실은 적은 것으로 볼 수 있다.
상기 제 3 지연부(430)는 상기 로컬 어드레스(add_loc<1:n+1>)가 상기 리던던트 디코딩부(440)와 상기 메인 디코딩부(450)에 각각 입력되는 타이밍과 상기 보조 리페어 판별 신호(arpa)가 상기 리던던트 디코딩부(440)에 전달되는 타이밍이 같도록 하기 위해 구비된다.
이후, 상기 보조 리페어 판별 신호(arpa)가 디스에이블시 상기 리던던트 디코딩부(440)는 상기 로컬 어드레스(add_loc<1:n+1>)의 기 설정된 한 비트가 리페어 동작을 지시할 때 상기 로컬 어드레스(add_loc<1:n+1>)로부터 어느 하나의 리던던시 워드라인(RWL)을 활성화시킨다. 또한 상기 보조 리페어 판별 신호(arpa)가 인에이블 되면 그에 대응되는 어느 하나의 리던던시 워드라인(RWL)을 활성화시킨다.
상기 로컬 어드레스(add_loc<1:n+1>)의 기 설정된 한 비트가 노멀 동작을 지시하면 상기 메인 디코딩부(450)는 상기 로컬 어드레스(add_loc<1:n+1>)를 디코딩하여 어느 하나의 메인 워드라인(MWL)을 활성화시키는 기능을 수행한다.
이와 같이, 본 발명의 반도체 메모리 장치의 리던던시 제어 회로는 퓨즈 셋트부(308)를 주변회로 리던던시 제어 수단(30)에 구비함으로써 메모리 뱅크 내의 가용 면적을 넓게 하여 면적 마진을 증가시킨다. 그리고 메모리 뱅크가 리페어 모드와 노멀 모드를 구분하도록 하기 위하여 글로벌 어드레스(add_glb<1:n+1>)의 어느 하나의 비트가 그에 대한 정보를 담는다. 그로 인해 글로벌 어드레스(add_glb<1:n+1>)의 비트수가 증가하게 되는 것이다. 글로벌 어드레스 생성부(318)는 리프레쉬 카운터를 포함하여, 액티브 모드시에는 글로벌 어드레스(add_glb<1:n+1>)를 출력하고, 리프레쉬 모드시에는 리프레쉬 어드레스(add_rfs<1:n+1>)를 출력한다.
도 3은 도 2에 도시한 제 1 플립플롭부의 상세 구성도로서, 한 비트의 어드레스를 래치하는 하나의 플립플롭 회로만을 나타낸 것이다. 본 발명이 구현하고자 하는 제 1 플립플롭부에는 도시된 플립플롭 회로가 n개 구비된다는 것을 유추할 수 있다.
상기 플립플롭 회로는 상기 리프레쉬 신호(rfsh)가 인에이블 되면 한 비트의 리프레쉬 어드레스(add_rfs<i>)를 래치하는 래치(3062), 상기 버퍼링 커맨드(cmd_buf)의 제어에 따라 한 비트의 버퍼링 어드레스(add_buf<i>)를 통과시키는 스위치(3064) 및 상기 래치(3062) 또는 상기 스위치(3064)로부터 전달되는 신호를 비반전 구동하여 한 비트의 제 1 래치 어드레스(add_lat1<i>)를 출력하는 구동부(3066)를 포함한다.
상기 스위치(3064)는 상기 버퍼링 커맨드(cmd_buf)의 전위가 로우 레벨(Low Level)일 때 상기 한 비트의 버퍼링 어드레스(add_buf<i>)를 통과시키는 제 1 패스게이트(PG1)를 포함한다. 여기에서 상기 버퍼링 커맨드(cmd_buf)는 로우 인에이 블(Low Enable) 신호이다.
그리고 상기 구동부(3066)는 상기 래치(3062) 또는 상기 스위치(3064)로부터 전달되는 신호를 비반전 구동하는 제 1 및 제 2 인버터(IV1, IV2)를 포함한다.
반도체 메모리 장치의 리프레쉬 모드시에는 상기 리프레쉬 신호(rfsh)가 인에이블 되고, 이 때 상기 한 비트의 리프레쉬 어드레스(add_rfs<i>)는 상기 래치(3062)에 래치된다. 이후, 상기 래치(3062)의 출력 신호는 상기 구동부(3066)를 거쳐 상기 한 비트의 제 1 래치 어드레스(add_lat1<i>)로서 출력된다.
한편, 반도체 메모리 장치의 액티브 모드시에는 상기 버퍼링 커맨드(cmd_buf)가 인에이블 되고, 이 때 상기 한 비트의 버퍼링 어드레스(add_buf<i>)는 상기 스위치(3064)의 상기 제 1 패스게이트(PG1)를 통과하여 상기 구동부(3066)에 전달된다. 이후 상기 구동부(3066)는 상기 스위치(3064)로부터 전달된 신호를 구동하여 상기 한 비트의 제 1 래치 어드레스(add_lat1<i>)로서 출력한다.
도 4는 도 2에 도시한 글로벌 어드레스 생성부의 상세 구성도이다.
상기 글로벌 어드레스 생성부(318)는 상기 리프레쉬 신호(rfsh)의 입력에 대응하여 n 비트의 리프레쉬 어드레스(add_rfs<1:n>)를 생성하는 리프레쉬 카운터(3182), 상기 제 1 내부 커맨드(cmd_int1)의 입력에 대응하여 상기 제 2 래치 어드레스(add_lat2<1:n>)로부터 n 비트의 글로벌 어드레스(add_glb<1:n>)를 생성하는 래치부(3184) 및 상기 리페어 판별 신호(rpa)와 함께 상기 n 비트의 리프레쉬 어드레스(add_rfs<1:n>) 또는 상기 n 비트의 글로벌 어드레스(add_glb<1:n>)를 인코딩하여 n+1 비트의 리프레쉬 어드레스(add_rfs<1:n+1>) 또는 n+1 비트의 글로벌 어드 레스(add_glb<1:n+1>)를 생성하는 인코딩부(3186)를 포함한다.
이와 같이 구성된 상기 글로벌 어드레스 생성부(318)에서, 상기 리프레쉬 신호(rfsh)가 인에이블 되면 상기 리프레쉬 카운터(3182)가 활성화되어 상기 n 비트의 리프레쉬 어드레스(add_rfs<1:n>)가 생성된다. 이후, 상기 인코딩부(3186)는 상기 리페어 판별 신호(rpa)와 상기 n 비트의 리프레쉬 어드레스(add_rfs<1:n>)를 조합하여 상기 n+1 비트의 리프레쉬 어드레스(add_rfs<1:n+1>)를 생성한다. 이 때 상기 n+1 비트의 리프레쉬 어드레스(add_rfs<1:n+1>)는 리페어 동작 여부에 대한 정보를 담게 된다.
마찬가지로 상기 제 1 내부 커맨드(cmd_int1)가 인에이블 되면 상기 래치부(3184)가 활성화되어 상기 n 비트의 글로벌 어드레스(add_glb<1:n>)가 생성된다. 이후, 상기 인코딩부(3186)는 상기 리페어 판별 신호(rpa)와 상기 n 비트의 글로벌 어드레스(add_glb<1:n>)를 조합하여 상기 n+1 비트의 글로벌 어드레스(add_glb<1:n+1>)를 생성한다. 이 경우에도 상기 n+1 비트의 글로벌 어드레스(add_glb<1:n+1>)는 리페어 동작 여부에 대한 정보를 담는다.
상술한 바와 같이, 본 발명의 반도체 메모리 장치의 리던던시 제어 회로는 퓨즈 셋트부(308)를 주변회로 리던던시 제어 수단(30)에 구비함으로써 메모리 뱅크 내의 가용 면적을 넓게 하여 면적 마진을 증가시킨다. 이를 위해 주변회로 리던던시 제어 수단(30)에 글로벌 어드레스(add_glb<1:n+1>) 또는 리프레쉬 어드레스(add_rfs<1:n+1>)를 생성하는 글로벌 어드레스 생성부(318)를 구비하고, 상기 글로벌 어드레스(add_glb<1:n+1>) 또는 상기 리프레쉬 어드레스(add_rfs<1:n+1>)의 하나의 비트가 리페어 여부에 대한 정보를 담는다.
물론 메모리 뱅크 리던던시 제어 수단(40)에도 보조 퓨즈 셋트부(420)가 구비되나, 이는 리던던시 워드라인(RWL)의 대체만을 위해 구비되므로, 종래에 메모리 뱅크 내에 구비되던 퓨즈 셋트부에 비해 그 차지하는 면적이 현저히 작다. 따라서 메모리 뱅크 내의 가용 면적의 활용도를 높일 수 있게 되고, 반도체 메모리 장치의 고집적화 구현을 용이하게 한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 메모리 장치의 리던던시 제어 회로 및 방법은, 주변회로 리던던시 제어 수단에 퓨즈 셋트부를 구비함으로써, 메모리 뱅크 영역의 가용 면적을 넓게 하여 면적 마진을 향상시키는 효과가 있다.
Claims (27)
- 외부 커맨드를 버퍼링 및 래치하여 내부 커맨드를 생성하고, 외부 어드레스를 버퍼링 및 래치하고 기 설정된 퓨즈 회로의 출력 신호와 비교하여 글로벌 어드레스 또는 리프레쉬 어드레스를 생성하는 주변회로 리던던시 제어 수단; 및상기 내부 커맨드의 입력에 대응하여 상기 글로벌 어드레스 또는 상기 리프레쉬 어드레스를 입력 받아 리던던시 워드라인 또는 메인 워드라인을 선택적으로 활성화시키는 메모리 뱅크 리던던시 제어 수단;을 포함하며, 상기 퓨즈 회로는 상기 주변회로 리던던시 제어 수단 내에 구비되는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 제어 회로.
- 제 1 항에 있어서,상기 주변회로 리던던시 제어 수단은 액티브 모드시 상기 글로벌 어드레스를 출력하고, 리프레쉬 모드시 상기 리프레쉬 어드레스를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 제어 회로.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 외부 어드레스로부터 버퍼링 및 래치된 제 1 래치 어드레스와 내부의 각 퓨즈 회로의 출력 신호를 비교하여 리페어 판별 신호를 생성하는 퓨즈 셋트부;상기 리페어 판별 신호의 제어에 따라 외부 어드레스로부터 버퍼링 및 래치된 제 2 래치 어드레스를 입력 받아 액티브 모드시 글로벌 어드레스를 생성하고, 리프레쉬 모드시 리프레쉬 어드레스를 생성하는 글로벌 어드레스 생성부;내부 커맨드의 입력에 대응하여 상기 글로벌 어드레스 또는 상기 리프레쉬 어드레스로부터 로컬 어드레스를 생성하는 로컬 어드레스 생성부;상기 로컬 어드레스의 지시에 따라 리던던시 워드라인을 활성화시키는 리던던트 디코딩부; 및상기 로컬 어드레스의 지시에 따라 메인 워드라인을 활성화시키는 메인 디코딩부;를 포함하며,상기 퓨즈 셋트부 및 상기 글로벌 어드레스 생성부는 주변회로 영역에 배치되고 상기 로컬 어드레스 생성부, 상기 리던던트 디코딩부 및 상기 메인 디코딩부는 메모리 뱅크 영역에 배치되는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 제어 회로.
- 제 12 항에 있어서,상기 글로벌 어드레스 또는 상기 리프레쉬 어드레스는 리페어 동작 여부에 대한 정보를 담는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 제어 회로.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- a) 외부로부터 전달된 어드레스와 단락 여부가 기 설정된 복수 개의 퓨즈 회로의 출력 신호를 비교하여 리페어 판별 신호를 생성하는 단계;b) 상기 리페어 판별 신호의 제어에 따라 제 1 내부 커맨드, 래치 어드레스 및 리프레쉬 신호로부터 글로벌 어드레스 또는 리프레쉬 어드레스를 생성하는 단계;c) 제 2 내부 커맨드의 입력에 대응하여 상기 글로벌 어드레스 또는 리프레쉬 어드레스로부터 로컬 어드레스를 생성하는 단계; 및d) 상기 로컬 어드레스의 지시에 따라 리던던시 워드라인 또는 메인 워드라인을 선택적으로 활성화시키는 단계;를 포함하며,상기 a) 단계 및 상기 b) 단계의 동작은 주변회로 영역에서 이루어지고, 상기 c) 단계 및 상기 d) 단계의 동작은 메모리 뱅크 영역에서 이루어지는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 제어 방법.
- 제 22 항에 있어서,상기 글로벌 어드레스 또는 상기 리프레쉬 어드레스는 리페어 동작 여부에 대한 정보를 담는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 제어 방법.
- 삭제
- 삭제
- 삭제
- 삭제
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060112260A KR100821583B1 (ko) | 2006-11-14 | 2006-11-14 | 반도체 메모리 장치의 리던던시 제어 회로 및 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060112260A KR100821583B1 (ko) | 2006-11-14 | 2006-11-14 | 반도체 메모리 장치의 리던던시 제어 회로 및 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100821583B1 true KR100821583B1 (ko) | 2008-04-15 |
Family
ID=39534632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060112260A KR100821583B1 (ko) | 2006-11-14 | 2006-11-14 | 반도체 메모리 장치의 리던던시 제어 회로 및 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100821583B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100925385B1 (ko) * | 2008-02-22 | 2009-11-09 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 리던던시 제어 회로 및 방법 |
| US8339880B2 (en) | 2008-02-22 | 2012-12-25 | Hynix Semiconductor Inc. | Circuit for controlling redundancy in semiconductor memory apparatus |
| US10037819B2 (en) | 2016-06-01 | 2018-07-31 | SK Hynix Inc. | Semiconductor memory device and refresh method of semiconductor memory device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990042561A (ko) * | 1997-11-27 | 1999-06-15 | 윤종용 | 개선된 레이아웃을 가지는 반도체 메모리 장치 |
| KR19990065748A (ko) * | 1998-01-16 | 1999-08-05 | 윤종용 | 패드 리페어용 퓨즈를 구비하는 반도체 메모리장치 |
| KR20040006386A (ko) * | 2002-07-12 | 2004-01-24 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR20050116423A (ko) * | 2004-06-07 | 2005-12-12 | 삼성전자주식회사 | 디코더를 이용한 리던던시 리페어 회로 및 리던던시리페어 방법 |
| KR20070062815A (ko) * | 2005-12-13 | 2007-06-18 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 리던던시 회로 |
-
2006
- 2006-11-14 KR KR1020060112260A patent/KR100821583B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990042561A (ko) * | 1997-11-27 | 1999-06-15 | 윤종용 | 개선된 레이아웃을 가지는 반도체 메모리 장치 |
| KR19990065748A (ko) * | 1998-01-16 | 1999-08-05 | 윤종용 | 패드 리페어용 퓨즈를 구비하는 반도체 메모리장치 |
| KR20040006386A (ko) * | 2002-07-12 | 2004-01-24 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR20050116423A (ko) * | 2004-06-07 | 2005-12-12 | 삼성전자주식회사 | 디코더를 이용한 리던던시 리페어 회로 및 리던던시리페어 방법 |
| KR20070062815A (ko) * | 2005-12-13 | 2007-06-18 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 리던던시 회로 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100925385B1 (ko) * | 2008-02-22 | 2009-11-09 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 리던던시 제어 회로 및 방법 |
| US8339880B2 (en) | 2008-02-22 | 2012-12-25 | Hynix Semiconductor Inc. | Circuit for controlling redundancy in semiconductor memory apparatus |
| US10037819B2 (en) | 2016-06-01 | 2018-07-31 | SK Hynix Inc. | Semiconductor memory device and refresh method of semiconductor memory device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7035152B1 (en) | System and method for redundancy memory decoding | |
| US6269034B1 (en) | Semiconductor memory having a redundancy judgment circuit | |
| US7441156B2 (en) | Semiconductor memory device having advanced test mode | |
| US7397715B2 (en) | Semiconductor memory device for testing redundancy cells | |
| US7466623B2 (en) | Pseudo SRAM capable of operating in continuous burst mode and method of controlling burst mode operation thereof | |
| KR100925385B1 (ko) | 반도체 메모리 장치의 리던던시 제어 회로 및 방법 | |
| US8089817B2 (en) | Precise tRCD measurement in a semiconductor memory device | |
| CN111033629B (zh) | 在存储器处锁存冗余修复地址的装置和方法 | |
| US6965539B2 (en) | Write path scheme in synchronous DRAM | |
| US8437209B2 (en) | Integrated circuit | |
| KR100464936B1 (ko) | 리페어회로의 동작 마진을 향상시킬 수 있는 반도체메모리 장치 | |
| JP4031102B2 (ja) | 同期式半導体メモリ装置のカラム選択ライン制御回路 | |
| KR100911185B1 (ko) | 라이트 오토 프리차지 신호 발생부를 공유하는 오토프리차지 회로 | |
| US8339880B2 (en) | Circuit for controlling redundancy in semiconductor memory apparatus | |
| KR100380777B1 (ko) | 반도체 기억 장치 | |
| KR100732241B1 (ko) | 테스트 효율이 높은 반도체 메모리 장치, 반도체 메모리장치의 테스트 방법, 및 이를 구비한 테스트 시스템 | |
| KR100821583B1 (ko) | 반도체 메모리 장치의 리던던시 제어 회로 및 방법 | |
| US7391660B2 (en) | Address path circuit with row redundant scheme | |
| KR20080052047A (ko) | 반도체 메모리 장치의 리드/라이트 동작 제어회로 및 방법 | |
| KR100826646B1 (ko) | 로우 리던던트 스킴을 포함한 어드레스 패스회로 | |
| KR20070062815A (ko) | 반도체 메모리 소자의 리던던시 회로 | |
| KR20090006359A (ko) | 반도체 메모리 장치의 컬럼 리던던시 제어 회로 및 방법 | |
| US8089820B2 (en) | Semiconductor integrated circuit and method thereof | |
| US7679983B2 (en) | Address path circuit with row redundant scheme | |
| KR100543193B1 (ko) | 어드레스신호의 처리시간이 단축된 반도체 메모리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110325 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |