KR100826646B1 - 로우 리던던트 스킴을 포함한 어드레스 패스회로 - Google Patents

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Abstract

본 발명은 외부 어드레스를 버퍼링하여 내부 어드레스를 출력하는 어드레스 버퍼와; 복수의 외부 커맨드를 입력받아 버퍼링하는 커맨드 버퍼와; 커맨드 버퍼로부터 출력되는 버퍼링된 라스(RAS) 신호를 이용하여 상기 내부 어드레스를 래치하는 프리 래치부와; 상기 프리 래치부에서 래치된 내부어드레스를 입력받아, 상기 내부 어드레스가 리페어된 어드레스(repaired address)인지 정상 어드레스(normal address)인지를 판별하여 적어도 하나이상의 판별신호를 출력하는 판별부와; 버퍼링된 클럭신호를 이용하여 상기 내부 어드레스를 래치하는 어드레스 래치부와; 상기 적어도 하나 이상의 판별신호와 상기 어드레스 래치부로부터의 내부 어드레스를 입력받아 글로벌 로우 어드레스를 발생시키되, 상기 판별부의 판별결과 상기 내부 어드레스가 정상 어드레스인 경우에는 상기 어드레스 래치부로부터의 내부 어드레스를 상기 글로벌 로우 어드레스로서 출력하고, 상기 판별부의 판별결과 상기 내부 어드레스가 리페어된 어드레스인 경우에는 상기 적어도 하나 이상의 판별신호를 인코딩한 어드레스를 상기 글로벌 로우 어드레스로서 출력하는 글로벌 어드레스 발생부를 포함하여 구성되는 로우 리던던트 스킴(row redundant scheme)을 포함한 어드레스 패스회로에 관한 것이다.
Figure R1020060105918
어드레스 패스회로

Description

로우 리던던트 스킴을 포함한 어드레스 패스회로{Address Path Circuit Comprising Row Redundant Scheme}
도 1은 종래 기술에 의한 어드레스 패스 회로의 구성을 도시한 것이다.
도 2는 본 발명에 의한 일 실시예에 따른 어드레스 패스 회로의 구성을 도시한 것이다.
도 3은 본 실시예에 따른 로우 리던던트 스킴을 포함한 어드레스 패스회로에 사용되는 프리래치부(pre-latch)의 구성을 도시한 것이다.
도 4a는 본 실시예에 따른 로우 리던던트 스킴을 포함한 어드레스 패스회로에 사용되는 판별부의 구성을 도시한 것이고, 도 4b는 도 4a의 판별부에 포함된 판별회로의 구성을 도시한 것이다.
도 5는 본 실시예에 따른 로우 리던던트 스킴을 포함한 어드레스 패스회로에 사용되는 글로벌 어드레스 발생부의 구성을 도시한 것이다.
도 6은 본 실시예에 따른 로우 리던던트 스킴을 포함한 어드레스 패스회로에 사용되는 디코더의 구성을 도시한 것이다.
본 발명은 로우 리던던트 스킴을 포함한 어드레스 패스회로에 관한 것으로, 더욱 구체적으로는 어드레스 버퍼를 통해 입력된 어드레스가 리페어된 어드레스(repaired address)인지 정상 어드레스(normal address)인지를 판별하는 판별부를 각 뱅크가 아닌 페리영역에 설치함으로써 반도체 장치의 칩 면적을 줄일 수 있고 반도체 장치의 동작속도를 향상시킬 수 있는 어드레스 패스 회로에 관한 것이다.
일반적으로 반도체 장치에서는 셀 어레이(cell array)의 셀 중에서 결함이 발생하게 되면 이를 리던던시 회로를 이용하여 리페어하게 된다. 즉, 데이터를 저장하는 셀 어레이(cell array)의 워드라인(word line)이나 비트라인(bit line)에 연결되어 있는 특정 셀이 여러가지 요인으로 인하여 페일(fail)되어 데이터를 리드(read)하거나 라이트(write)할 수 없거나 데이터 저장능력을 상실하게 될 때, 그 특징 워드라인이나 비트라인의 셀들을 여분으로 만들어 놓은 워드라인이나 비트라인의 셀들로 대치하여 사용하는 것이다.
이에 따라, 반도체 장치의 어드레스 패스 회로는 외부에서 입력되는 어드레스가 정상적인 어드레스인지 리페어된 어드레스인지를 판별하여 그에 따라 정상 메인워드라인을 선택하거나 리던던트(redundant) 메인워드라인을 선택하는 신호를 출 력한다. 그런데, 종래의 로우 리던던트 스킴을 포함한 어드레스 패스회로에서는 어드레스가 정상적인 어드레스인지 리페어된 어드레스인지를 판별하는 판별부가 코어 영역의 각 뱅크 내에 설치됨으로 말미암아 반도체 장치의 칩 면적이 증가하고 동작속도 향상에 방해가 되는 문제점이 있었다. 이하, 도 1을 참조하여 종래 로우 리던던트 스킴을 포함한 어드레스 패스회로의 문제점을 좀 더 구체적으로 설명한다.
도 1은 종래 기술에 의한 어드레스 패스 회로의 구성을 도시한 것이다.
우선, 외부 클럭(CLK), 외부어드레스(an) 및 외부 커맨드(RAS, CAS, WE, CS)는 클럭버퍼(105), 어드레스 버퍼(110), 커맨드 버퍼(115)에 의하여 각각 버퍼링된다. 이어서, 어드레스 래치부(120)는 어드레스 버퍼(110)로부터 출력되는 내부어드레스(add)를 클럭 버퍼(105)로부터 출력되는 내부클럭(iCLK)에 동기하여 래치한다. 한편, 커맨드 디코더(130)는 커맨드 버퍼(115)에 의해 버퍼링된 적어도 하나 이상의 커맨드를 입력받아 로우디코딩 신호(rowp6)를 출력한다.
글로벌 어드레스 발생부(140)는 어드레스 래치부(120)에 의해 래치된 내부어드레스(at)와 상기 로우 디코딩 신호(rowp6)를 입력받아, 글로벌 어드레스 라인을 통해서 전송될 글로벌 어드레스(gax)를 생성한다. 제어회로(150)는 로우 디코딩신호(rowp6)와 뱅크 어드레스(ba)를 입력받아 로우 액세스 스트로브 신호(Ratvzp13)를 출력한다.
로컬 어드레스 발생부(160)는 제어회로(150)로부터 출력되는 로우 액세스 스트로브 신호(Ratvzp13)에 동기하여 상기 글로벌 어드레스(gax)를 래치하여 각 뱅크에 대해 유효한 로컬 로우 어드레스(bax)를 출력한다. 그리고, 퓨즈회로를 포함하 여 구성된 판별부(170)는 로컬 로우 어드레스(bax)를 입력받아 이것이 정상적인 로우 어드레스 인지 리페어된 로우 어드레스인지를 판별하여 그 정보를 디코더(180)에 제공한다. 마지막으로, 디코더(180)는 판별부(170)로부터의 판별정보를 이용하여, 만약 로컬 로우 어드레스(bax)가 정상적인 로우 어드레스인 경우에는 정상 메인워드라인신호(mwlz)를 출력하고 리페어된 로우 어드레스인 경우에는 리던던트 메인워드라인신호(rmwlz)를 출력한다.
이와 같이, 종래의 어드레스 패스 회로에서는 어드레스가 정상적인 어드레스인지 리페어된 어드레스인지를 판별하는 판별부가 코어 영역의 각 뱅크마다 설치됨으로써, 이를 수용하기 위한 반도체 장치 내에서의 칩 면적이 증가하였다. 뿐만 아니라, 퓨즈 회로를 포함하여 구성된 판별부(170)에 의한 판별 정보가 생성될 때까지는 정상적인 메인워드 라인을 선택할 수 없게 되어 반도체 장치의 동작속도를 향상시키는데 방해가 되는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 어드레스 버퍼를 통해 입력된 어드레스가 리페어된 어드레스인지 정상 어드레스인지를 판별하는 판별부를 각 뱅크 내가 아닌 페리영역에 설치함으로써 반도체 장치의 칩 면적을 줄일 수 있고 반도체 장치의 동작속도를 향상시킬 수 있는 어드레스 패스 회로를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 외부 어드레스를 버퍼링하여 내부 어드레스를 출력하는 어드레스 버퍼와; 복수의 외부 커맨드를 입력받아 버퍼링하는 커맨드 버퍼와; 커맨드 버퍼로부터 출력되는 버퍼링된 소정 커맨드를 이용하여 상기 내부 어드레스를 래치하는 프리 래치부와; 상기 프리 래치부에서 래치된 내부어드레스를 입력받아, 상기 내부 어드레스가 리페어된 어드레스(repaired address)인지 정상 어드레스(normal address)인지를 판별하여 적어도 하나이상의 판별신호를 출력하는 판별부와; 버퍼링된 클럭신호를 이용하여 상기 내부 어드레스를 래치하는 어드레스 래치부와; 상기 적어도 하나 이상의 판별신호와 상기 어드레스 래치부로부터의 내부 어드레스를 입력받아 글로벌 로우 어드레스를 발생시키되, 상기 판별부의 판별결과 상기 내부 어드레스가 정상 어드레스인 경우에는 상기 어드레스 래치부로부터의 내부 어드레스를 상기 글로벌 로우 어드레스로서 출력하고, 상기 판별부의 판별결과 상기 내부 어드레스가 리페어된 어드레스인 경우에는 상기 적어도 하나 이상의 판별신호를 인코딩한 어드레스를 상기 글로벌 로우 어드레스로서 출력하는 글로벌 어드레스 발생부를 포함하여 구성되는 로우 리던던트 스킴을 포함한 어드레스 패스회로를 제공한다.
본 발명에서, 상기 로우 리던던트 스킴을 포함한 어드레스 패스회로는 소정의 로우 액세스 스트로브 신호에 동기하여 상기 글로벌 로우 어드레스를 래치하여 각 뱅크에 대해 유효한 로컬 로우 어드레스를 출력하는 로컬 어드레스 발생부와; 상기 로컬 로우 어드레스를 입력받아 이를 디코딩하여, 상기 정상 어드레스에 대응 하는 메인 워드라인 신호 또는 상기 리페어된 어드레스에 대응하는 리던던트 메인워드 라인 신호를 출력하는 디코더를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 디코더는, 상기 로컬 로우 어드레스를 입력받아 이를 디코딩하여 상기 정상 어드레스에 대응하는 메인 워드라인 신호를 출력하는 제 1 디코더와, 상기 로컬 로우 어드레스를 입력받아 이를 디코딩하여 상기 리페어된 어드레스에 대응하는 리던던트 메인워드 라인 신호를 출력하는 제 2 디코더를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 프리 래치부는 커맨드 버퍼로부터 출력되는 버퍼링된 라스(RAS) 신호를 이용하여 상기 내부 어드레스를 래치하는 것이 바람직하다.
본 발명에서, 상기 프리 래치부는 상기 내부 어드레스를 제 1 구간만큼 지연시키는 제 1 지연기와, 상기 버퍼링된 라스 신호를 제 2 구간만큼 지연시키는 제 2 지연기와, 상기 제 2 지연기의 출력신호의 인에이블시점에 동기하여 상기 1 지연기로부터 출력되는 내부 어드레스를 래치하는 래치 소자를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 래치소자는 상기 제 2 지연기의 출력신호의 인에이블시점에 동기하여 상기 1 지연기로부터 출력되는 내부어드레스를 래치하여 상기 제 2 지연기의 출력신호의 다음 인에이블시점까지 유지시키는 플립플롭인 것이 바람직하다.
본 발명에서, 상기 판별부는 상기 프리 래치부로부터 출력되는 내부어드레스를 디코딩하는 디코더와; 상기 디코더로부터 출력되는 디코딩된 복수의 신호를 입 력받아 상기 내부 어드레스가 리페어된 어드레스인지 정상 어드레스인지를 판별하는 상기 판별신호를 출력하는 복수의 판별회로를 포함하는 것이 바람직하다.
본 발명에서, 상기 복수의 판별회로의 각각은 소정의 프리차지 신호에 응답하여 제 1 노드를 프리차지시키는 프리차지수단과; 상기 디코딩된 복수의 신호에 응답하여 상기 제 1 노드를 풀-다운 구동하는 복수의 풀-다운소자와; 상기 복수의 풀-다운소자와 제 1 노드 간에 각각 설치되는 복수의 퓨즈를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 복수의 판별회로의 각각은, 상기 제 1 노드의 전위를 소정 전위로 유지시키는 래치부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 복수의 퓨즈를 구성하는 각 퓨즈의 컷오프 여부에 의한 조합의 구성은 리던던트 셀의 어드레스에 대응하는 것을 특징으로 한다.
본 발명에서, 상기 복수의 판별회로의 각각은, 상기 복수의 풀-다운소자와 접지단 간에 설치되고 뱅크 액티브 신호에 응답하여 각 판별회로를 인에이블시키는 복수의 스위치를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 글로벌 어드레스 발생부는 상기 적어도 하나이상의 판별신호를 논리연산하는 논리부와; 상기 적어도 하나 이상의 판별신호를 인코딩하는 인코더와; 상기 논리부의 출력신호에 응답하여 상기 어드레스 래치부로부터의 내부 어드레스를 전달하는 제 1 신호전달부와; 상기 논리부의 출력신호에 응답하여 상기 인코더에 의해 인코딩된 어드레스를 전달하는 제 2 신호전달부를 포함하는 것이 바람직하다.
본 발명에서, 상기 논리부는 상기 적어도 하나 이상의 판별신호 중 어느 하나라도 인에이블되면 인에이블되는 게이트 제어신호를 출력하는 것을 특징으로 한다.
본 발명에서, 상기 논리부는 논리합연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 논리부는 상기 적어도 하나 이상의 판별신호 중 일부를 입력받아 부정논리합 연산을 수행하는 복수의 노어게이트와, 상기 복수의 노어게이트의 출력신호를 입력받아 부정논리곱 연산을 수행하는 낸드게이트를 포함하는 것이 바람직하다.
본 발명에서, 상기 글로벌 어드레스 발생부는 상기 어드레스 래치부로부터의 내부 어드레스를 래치하여 상기 제 1 신호전달부로 공급하는 어드레스 래치소자를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 제 1 신호전달부와 제 2 신호전달부는 상기 논리부의 출력신호에 응답하여 온오프 동작하는 전달게이트인 것이 바람직하다.
본 발명에서, 상기 글로벌 어드레스 발생부는 상기 제 1 신호전달부와 제 2 신호전달부의 출력신호를 래치하는 래치부와, 상기 래치부의 출력신호를 버퍼링하는 버퍼를 더 포함하는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명에 의한 일 실시예에 따른 어드레스 패스 회로의 구성을, 도 3은 본 실시예에 따른 로우 리던던트 스킴을 포함한 어드레스 패스회로에 사용되는 프리래치부(pre-latch)의 구성을, 도 4a는 본 실시예에 따른 로우 리던던트 스킴을 포함한 어드레스 패스회로에 사용되는 판별부의 구성을, 도 4b는 도 4a의 판별부에 포함된 판별회로의 구성을, 도 5는 본 실시예에 따른 로우 리던던트 스킴을 포함한 어드레스 패스회로에 사용되는 글로벌 어드레스 발생부의 구성을 도시한 것으로서, 이를 참조하여 본 발명을 설명하면 다음과 같다.
도시된 바와 같이, 본 실시예에 따른 어드레스 패스 회로는 외부 어드레스(an<0:11>)를 버퍼링하여 내부 어드레스(add<0:11>)를 출력하는 어드레스 버퍼(210)와; 복수의 외부 커맨드(RAS, CAS, WE, CS)를 입력받아 버퍼링하는 커맨드 버퍼(215)와; 커맨드 버퍼(215)로부터 출력되는 버퍼링된 소정 커맨드를 이용하여 상기 내부 어드레스(add<0:11>)를 래치하는 프리 래치부(220)와; 상기 프리 래치부(220)에서 래치된 내부어드레스(to_fuse<0:11>)를 입력받아, 상기 내부 어드레스(to_fuse<0:11>)가 리페어된 어드레스인지 정상 어드레스인지를 판별하여 적어도 하나이상의 판별신호(fuse_out<0:5>)를 출력하는 판별부(230)와; 버퍼링된 클럭신호(iCLK)를 이용하여 상기 내부 어드레스(add<0:11>)를 래치하는 어드레스 래치부(240)와; 상기 적어도 하나 이상의 판별신호(fuse_out<0:5>)와 상기 어드레스 래치부(240)로부터의 내부 어드레스(at<0:11>)를 입력받아 글로벌 로우 어드레스(gax<0:12>)를 발생시키되, 상기 판별부(230)의 판별결과 상기 내부 어드레 스(to_fuse<0:11>)가 정상 어드레스인 경우에는 상기 어드레스 래치부(240)로부터의 내부 어드레스(at<0:11>)를 상기 글로벌 로우 어드레스(gax<0:12>)로서 출력하고, 상기 판별부(230)의 판별결과 상기 내부 어드레스(to_fuse<0:11>)가 리페어된 어드레스인 경우에는 상기 적어도 하나 이상의 판별신호(fuse_out<0:5>)를 인코딩한 어드레스를 상기 글로벌 로우 어드레스(gax<0:12>)로서 출력하는 글로벌 어드레스 발생부(260)와; 로우 액세스 스트로브 신호(Ratvz13)에 동기하여 상기 글로벌 로우 어드레스(gax<0:12>)를 래치하여 각 뱅크에 대해 유효한 로컬 로우 어드레스(bax<0:12>)를 출력하는 로컬 어드레스 발생부(280)와; 상기 로컬 로우 어드레스(bax<0:12>)를 입력받아 이를 디코딩하여, 상기 정상 어드레스에 대응하는 메인 워드라인 신호(mwlz) 또는 상기 리페어된 어드레스에 대응하는 리던던트 메인워드 라인 신호(rmwlz)를 출력하는 디코더(290)를 포함하여 구성된다.
이와 같이 구성된 본 실시예의 동작을 도 2 내지 도 6을 참조하여 구체적으로 설명한다.
우선, 클럭버퍼(205)는 외부클럭(CLK)을 버퍼링하여 클럭(iCLK)을 출력하고, 어드레스 버퍼(210)는 외부어드레스(an<0:11>)를 버퍼링하여 내부어드레스(add<0:11>)를 출력한다. 그리고, 커맨드 버퍼(215)는 복수의 외부 커맨드(RAS, CAS, WE, CS)를 버퍼링한다.
이어서, 프리래치부(220)는 커맨드 버퍼(215)로부터 출력되는 버퍼링된 라스신호(RAS)를 입력받고, 라스신호(RAS)를 이용하여 내부어드레스(add<0:11>)를 래치 한다. 프리래치부(220)의 동작을 도 3을 참조하여 구체적으로 살펴 보면 다음과 같다.
프리래치부(220)에 입력된 내부어드레스(add<0:11>)는 지연기(221)에 의하여 소정구간 지연되어 출력된다. 아울러, 라스신호(RAS)는 지연기(222)에 의하여 소정 구간 지연되어 출력된다. 여기서, 지연기(221)와 지연기(222)는 각각 내부어드레스(add<0:11>)와 라스신호(RAS)를 소정구간만큼 지연시킴으로써 신호의 셋업-홀드 타임을 조절하는 역할을 한다. 이어서, D-플립플롭(223)은 지연기(222)의 출력신호에 동기하여 지연기(221)로부터 출력되는 내부 어드레스(add<0:11>)를 래치하여 내부어드레스(to_fuse<0:11>)를 출력한다. 즉, D-플립플롭(223)은 지연기(222)에 의하여 지연된 라스신호(RAS)의 상승에지에 동기하여 지연기(221)에 의해 지연된 내부 어드레스(add<0:11>)를 래치하여 상기 지연된 라스신호(RAS)의 다음 상승에지까지 이를 유지하여 출력한다.
다음으로, 판별부(230)는 프리 래치부(220)에서 래치된 내부어드레스(to_fuse<0:11>)를 입력받아, 상기 내부 어드레스(to_fuse<0:11>)가 리페어된 어드레스인지 정상 어드레스인지를 판별하여 복수의 판별신호(fuse_out<0:5>)를 출력하는데, 판별부(230)의 구체적인 동작은 도 4a 및 도 4b를 참조하여 설명한다.
도 4a의 판별부(230)에서, 디코더(231)는 내부어드레스(to_fuse<0:11>)를 입력받아 이를 디코딩하여 디코딩된 신호 bax2<0:1>, bax34<0:3>, bax56<0:3>, bax78<0:3>, bax9AB<0:7>를 출력한다. 여기서, 디코더(231)로서는 반도체 장치에서 일반적으로 사용되는 어떠한 디코딩회로라도 사용가능하다. 그리고, 판별회로<0>~ 판별회로<5>는 상기 디코딩된 신호들을 입력받아 내부 어드레스가 리페어된 어드레스인지 정상 어드레스인지를 판별하는데, 이 때 사용되는 판별회로의 개수는 가령 반도체 장치에 설치되어 있는 리던던시 회로의 개수에 대응하며 그 개수는 반도체 장치에 따라 달리 설정될 수 있다. 판별회로<0>~판별회로<5>의 구체적인 동작을 도 4b를 참조하여 설명한다. 도 4b는 판별회로<0>의 구성을 도시한 것이며, 판별회로<1>~판별회로<5>의 구체적인 회로의 구성도 이와 동일하다.
먼저, 프리차지신호(wlaz)가 로우레벨로 인에이블되면 PMOS(P10)가 턴-온되면서 노드(A)는 하이레벨로 프리차지되며, 이후 프리차지 신호(wlaz)가 하이레벨로 천이되어 PMOS(P10)가 턴-오프되더라도 래치(235)에 의하여 노드(A)의 전위는 하이레벨을 유지된다. 그리고, 뱅크 액티브 신호(BA)가 하이레벨로 인에이블되면 NMOS(N51)~NMOS(N55)는 턴-온된다.
도 4b에서 퓨즈부(232_1 ~ 232_5)를 구성하는 복수의 퓨즈는, 각각의 퓨즈에 대한 컷오프 여부에 따른 조합이 리던던트 셀의 어드레스에 대응되도록 구성된다. 즉, 퓨즈부(231_1)을 구성하는 퓨즈 중 어느 하나만 컷오프되며, 이와 마찬가지로 퓨즈부(232_2 ~ 232_5)에서도 그 중에서 각각 하나의 퓨즈만 컷오프된다. 이에 따라, 각 퓨즈부에서 어떤 퓨즈가 컷오프되어 있는지를 알게 되면, 이를 조합하여 이에 대응하는 리던던트 셀의 어드레스를 알 수 있게 된다.
만약, 판별회로<0>에 인가되는 디코딩된 신호 bax2<0:1>, bax34<0:3>, bax56<0:3>, bax78<0:3>, bax9AB<0:7> 중에서 하이레벨인 신호의 조합이 컷오프된 퓨즈의 조합과 일치하는 경우에는 노드(A)와 접지단 간에는 어떠한 전류 경로도 생 기지 아니하므로, 노드(A)는 프리차지 레벨인 하이레벨을 유지한다. 즉, 예를 들어, 만약 퓨즈 f11, f13, f17, f21, f25만 컷오프되어 있고 나머지 퓨즈들은 컷오프되어 있지 않은 상태에서 bax2<0>, bax34<0>, bax56<0>, bax78<0>, bax9AB<0>만 하이레벨인 경우에는 노드(A)와 접지단(VSS) 간에는 어떠한 전류 경로도 생기지 않으므로, 노드(A)는 프리차지 레벨인 하이레벨을 유지하고 판별신호(fuse_out<0>)는 하이레벨이 된다. 이 때에는 입력된 내부어드레스가 리페어된 어드레스인 것으로 판단한다.
반면, 만약 판별회로<0>에 인가되는 디코딩된 신호 bax2<0:1>, bax34<0:3>, bax56<0:3>, bax78<0:3>, bax9AB<0:7> 중에서 하이레벨인 신호의 조합이 컷오프된 퓨즈의 조합과 일치하지 않는 경우에는 노드(A)와 접지단 간에 적어도 하나 이상의 전류 경로가 생기므로, 노드(A)는 로우레벨이 된다. 즉, 예를 들어, 만약 퓨즈 f11, f13, f17, f21, f25만 컷오프되어 있고 나머지 퓨즈들은 컷오프되어 있지 않은 상태에서 bax2<0>, bax34<0>, bax56<0>, bax78<0>, bax9AB<0> 중 어느 하나라도 로우레벨인 경우에는, 상기 신호들 외에 적어도 하나 이상의 다른 신호가 하이레벨이 되고 컷오프되지 않은 퓨즈에 연결된 적어도 하나 이상의 NMOS소자가 턴-온되므로, 노드(A)와 접지단(VSS) 간에는 전류 경로가 생긴다. 따라서, 노드(A)는 로우레벨이 되고 판별신호(fuse_out<0>)도 로우레벨이 된다. 이 때에는 입력된 내부어드레스가 리던던트 셀의 어드레스에 대응하지 않는 경우이므로, 정상적인 어드레스인것으로 판단한다.
상기와 같은 판별동작은 판별회로<0> 뿐만 아니라 판별회로<1>~<5>에서도 수 행된다. 따라서, 만약 판별회로<0>~<5>의 출력인 판별신호(fuse_out<0>~<5>) 중 어느 하나라도 하이레벨이 되면 반도체 장치에 입력된 내부어드레스는 리페어된 어드레스인 것으로 판단한다.
한편, 어드레스 래치부(240)는 버퍼링된 클럭신호(iCLK)에 동기하여 내부 어드레스(add<0:11>)를 래치한다. 즉, 어드레스 래치부(240)는 클럭신호(iCLK)에 동기되어 래치되는 내부 어드레스(at<0:11>)를 출력한다. 그리고, 커맨드 디코더(250)는 커맨드 버퍼(215)에 의해 버퍼링된 적어도 하나 이상의 커맨드를 입력받아 로우디코딩 신호(rowp6)를 출력한다.
이어서, 글로벌 어드레스 발생부(260)는 상기 판별신호(fuse_out<0:5>)와 내부 어드레스(at<0:11>) 및 로우디코딩 신호(rowp6)를 입력받아, 글로벌 어드레스 라인을 통해서 전송될 제1 내지 제13 글로벌 로우 어드레스(gax<0:12>)를 발생시킨다. 도 5를 참조하여 글로벌 어드레스 발생부(260)의 동작을 좀 더 구체적으로 설명한다.
먼저, 어드레스 래치소자(261)는 로우 디코딩 신호(rowp6)를 이용하여 내부어드레스(at<0:11>)를 래치하여 출력한다. 그리고, 인코더(262)는 상기 복수의 판별신호(fuse_out<0:5>)를 입력받아 이를 인코딩하여 리던던트 셀에 대응하는 내부 어드레스를 출력한다.
아울러, 논리부(263)는 상기 복수의 판별신호(fuse_out<0:5>)를 입력받아 이를 논리합연산하여 전달게이트(TG11)와 전달게이트(TG12)를 제어하는 제어신호를 출력한다. 이 때, 만약 내부어드레스가 리페어된 어드레스인 경우, 즉 판별회로<0>~<5>의 출력인 판별신호(fuse_out<0>~<5>) 중 어느 하나라도 하이레벨이 되는 경우에는, 노어게이트(NR11~NR13)로부터 출력되어 낸드게이트(ND11)로 입력되는 신호 중 적어도 하나는 로우레벨이 되므로, 논리부(263)의 출력신호는 하이레벨이 된다. 따라서, 이 경우에는 전달게이트(TG11)는 턴-오프되고 전달게이트(TG12)는 턴-온되므로, 인코더(262)에 의하여 인코딩된 내부 어드레스가 래치부(264)와 인버터(IV24)를 통하여 제1 내지 제12 글로벌 로우 어드레스(gax<0:11>) 중 일부로서 출력된다. 예를 들어, 인버터(IV24)의 출력이 3비트인 경우, 인코더(262)의 출력이 제1 내지 3 글로벌 로우 어드레스(gax<0:2>)로 출력되고, 래치부(264)의 출력이 제4 내지 12 글로벌 로우 어드레스(gax<3:11>)로 출력되도록 구현할 수 있다. 논리부(263)의 출력신호는 인버터(IV21, IV25)를 통하여 제13 글로벌 로우 어드레스(gax<12>)로서 출력된다.
반면, 만약 내부어드레스가 정상적인 어드레스인 경우, 즉 판별회로<0>~<5>의 출력인 판별신호(fuse_out<0>~<5>)가 모두 로우레벨이 되는 경우에는, 노어게이트(NR11~NR13)로부터 출력되어 낸드게이트(ND11)로 입력되는 신호는 모두 하이레벨이 되므로, 논리부(263)의 출력신호는 로우레벨이 된다. 따라서, 이 경우에는 전달게이트(TG11)는 턴-온되고 전달게이트(TG12)는 턴-오프되므로, 내부 어드레스(at<0:11>)가 제1 내지 제12 글로벌 로우 어드레스(gax<0:11>)로서 출력된다. 한편, 제13 글로벌 로우 어드레스(gax<12>)는 입력된 어드레스가 리페어된 어드레스인지 정상적인 어드레스인지를 나타낸다. 즉, 가령 제13 글로벌 로우 어드레스(gax<12>)가 하이레벨이면 리페어된 어드레스임을 나타내고 로우레벨이면 정상적인 어드레스임을 나타낸다.
한편, 도 2에서 제어회로(270)는 로우 디코딩신호(rowp6)와 뱅크 어드레스(ba)를 입력받아 일종의 스트로브 신호인 로우 액세스 스트로브 신호(Ratvzp13) 를 출력한다. 그리고, 로컬 어드레스 발생부(280)는 제어회로(270)로부터 출력되는 로우 액세스 스트로브 신호(Ratvzp13)에 동기하여 상기 제1 내지 제13 글로벌 로우 어드레스(gax<0:12>)를 래치하여 각 뱅크에 대해 유효한 로컬 로우 어드레스(bax<0:12>)를 출력한다.
마지막으로, 디코더(290)는 상기 로컬 로우 어드레스(bax<0:12>)를 입력받아 이를 디코딩하여, 정상 어드레스에 대응하는 메인 워드라인 신호(mwlz) 또는 리페어된 어드레스에 대응하는 리던던트 메인워드 라인 신호(mwlz)를 출력한다. 도 6을 참조하여 디코더(290)의 동작을 구체적으로 살펴 보면, 디코더(290)는 로컬 로우 어드레스(bax<12>)의 레벨에 따라 반도체 장치에 입력된 어드레스가 리페어된 어드레스인지 정상적인 어드레스인지를 구별하여 동작한다. 즉, 만약 입력된 어드레스가 정상적인 어드레스인 경우에는 제 1 디코더(291)가 동작하여 정상적인 메인 워드라인 신호(mwlz)를 출력하고, 만약 입력된 어드레스가 리페어된 어드레스인 경우에는 제 2 디코더(291)가 동작하여 리던던트 메인 워드라인 신호(rmwlz)를 출력한다.
이와 같이, 본 실시예에 따른 로우 리던던트 스킴을 포함한 어드레스 패스회로에서는 반도체 장치에 입력되는 어드레스가 리페어된 어드레스인지 정상적인 어드레스인지를 판별하는 판별부가 반도체 장치의 각 뱅크 내에서 설치되어 있는 것이 아니라 페리영역에 설치되어 있다. 이에 따라, 본 실시예에 따르면, 반도체 장치의 칩 면적을 줄일 수 있고 판별부 내의 퓨즈회로의 배치를 자유롭게 할 수 있을 뿐만 아니라, 판별부에 의한 판별 정보가 생성되기 이전에도 정상적인 메인워드 라 인을 선택할 수 있어 반도체 장치의 동작속도를 향상시킬 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 어드레스 패스 회로는 어드레스 버퍼를 통해 입력된 어드레스가 리페어된 어드레스(repaired address)인지 정상 어드레스(normal address)인지를 판별하는 판별부를 각 뱅크 내가 아닌 페리영역에 설치함으로써 반도체 장치의 칩 면적을 줄일 수 있고 반도체 장치의 동작속도를 향상시킬 수 있는 효과가 있다.

Claims (18)

  1. 외부 어드레스를 버퍼링하여 내부 어드레스를 출력하는 어드레스 버퍼와;
    복수의 외부 커맨드를 입력받아 버퍼링하는 커맨드 버퍼와;
    커맨드 버퍼로부터 출력되는 버퍼링된 소정 커맨드를 이용하여 상기 내부 어드레스를 래치하는 프리 래치부와;
    상기 프리 래치부에서 래치된 내부어드레스를 입력받아, 상기 내부 어드레스가 리페어된 어드레스(repaired address)인지 정상 어드레스(normal address)인지를 판별하여 적어도 하나 이상의 판별신호를 출력하는 판별부와;
    버퍼링된 클럭신호를 이용하여 상기 내부 어드레스를 래치하는 어드레스 래치부와;
    상기 적어도 하나 이상의 판별신호와 상기 어드레스 래치부로부터의 내부 어드레스를 입력받아 글로벌 로우 어드레스를 발생시키되, 상기 판별부의 판별결과 상기 내부 어드레스가 정상 어드레스인 경우에는 상기 어드레스 래치부로부터의 내부 어드레스를 상기 글로벌 로우 어드레스로서 출력하고, 상기 판별부의 판별결과 상기 내부 어드레스가 리페어된 어드레스인 경우에는 상기 적어도 하나 이상의 판별신호를 인코딩한 어드레스를 상기 글로벌 로우 어드레스로서 출력하는 글로벌 어드레스 발생부를 포함하여 구성되는 로우 리던던트 스킴을 포함한 어드레스 패스회로.
  2. 제 1 항에 있어서,
    상기 로우 리던던트 스킴을 포함한 어드레스 패스회로는 소정의 로우 액세스 스트로브 신호에 동기하여 상기 글로벌 로우 어드레스를 래치하여 각 뱅크에 대해 유효한 로컬 로우 어드레스를 출력하는 로컬 어드레스 발생부와;
    상기 로컬 로우 어드레스를 입력받아 이를 디코딩하여, 상기 정상 어드레스에 대응하는 메인 워드라인 신호 또는 상기 리페어된 어드레스에 대응하는 리던던트 메인워드 라인 신호를 출력하는 디코더를 더 포함하는 로우 리던던트 스킴을 포함한 어드레스 패스회로.
  3. 제 2 항에 있어서,
    상기 디코더는, 상기 로컬 로우 어드레스를 입력받아 이를 디코딩하여 상기 정상 어드레스에 대응하는 메인 워드라인 신호를 출력하는 제 1 디코더와, 상기 로컬 로우 어드레스를 입력받아 이를 디코딩하여 상기 리페어된 어드레스에 대응하는 리던던트 메인워드 라인 신호를 출력하는 제 2 디코더를 포함하여 구성되는 로우 리던던트 스킴을 포함한 어드레스 패스회로.
  4. 제 1 항에 있어서,
    상기 프리 래치부는 커맨드 버퍼로부터 출력되는 버퍼링된 라스(RAS) 신호를 이용하여 상기 내부 어드레스를 래치하는 어드레스 패스 회로.
  5. 제 4 항에 있어서,
    상기 프리 래치부는
    상기 내부 어드레스를 제 1 구간만큼 지연시키는 제 1 지연기와,
    상기 버퍼링된 라스 신호를 제 2 구간만큼 지연시키는 제 2 지연기와,
    상기 제 2 지연기의 출력신호의 인에이블시점에 동기하여 상기 1 지연기로부터 출력되는 내부 어드레스를 래치하는 래치 소자를 포함하여 구성되는 어드레스 패스 회로.
  6. 제 5 항에 있어서,
    상기 래치소자는 상기 제 2 지연기의 출력신호의 인에이블시점에 동기하여 상기 1 지연기로부터 출력되는 내부어드레스를 래치하여 상기 제 2 지연기의 출력신호의 다음 인에이블시점까지 유지시키는 플립플롭인 어드레스 패스 회로.
  7. 제 1 항에 있어서,
    상기 판별부는
    상기 프리 래치부로부터 출력되는 내부어드레스를 디코딩하는 디코더와;
    상기 디코더로부터 출력되는 디코딩된 복수의 신호를 입력받아 상기 내부 어드레스가 리페어된 어드레스인지 정상 어드레스인지를 판별하는 상기 판별신호를 출력하는 복수의 판별회로를 포함하는 로우 리던던트 스킴을 포함한 어드레스 패스회로.
  8. 제 7 항에 있어서,
    상기 복수의 판별회로의 각각은
    소정의 프리차지 신호에 응답하여 제 1 노드를 프리차지시키는 프리차지수단과;
    상기 디코딩된 복수의 신호에 응답하여 상기 제 1 노드를 풀-다운 구동하는 복수의 풀-다운소자와;
    상기 복수의 풀-다운소자와 제 1 노드 간에 각각 설치되는 복수의 퓨즈를 포함하여 구성되는 로우 리던던트 스킴을 포함한 어드레스 패스회로.
  9. 제 8 항에 있어서,
    상기 복수의 판별회로의 각각은, 상기 제 1 노드의 전위를 소정 전위로 유지 시키는 래치부를 더 포함하는 로우 리던던트 스킴을 포함한 어드레스 패스회로.
  10. 제 8 항에 있어서,
    상기 복수의 퓨즈를 구성하는 각 퓨즈의 컷오프 여부에 의한 조합의 구성은 리던던트 셀의 어드레스에 대응하는 것을 특징으로 하는 로우 리던던트 스킴을 포함한 어드레스 패스회로.
  11. 제 8 항에 있어서,
    상기 복수의 판별회로의 각각은, 상기 복수의 풀-다운소자와 접지단 간에 설치되고 뱅크 액티브 신호에 응답하여 각 판별회로를 인에이블시키는 복수의 스위치를 더 포함하는 로우 리던던트 스킴을 포함한 어드레스 패스회로.
  12. 제 1 항에 있어서,
    상기 글로벌 어드레스 발생부는
    상기 적어도 하나이상의 판별신호를 논리연산하는 논리부와;
    상기 적어도 하나 이상의 판별신호를 인코딩하는 인코더와;
    상기 논리부의 출력신호에 응답하여 상기 어드레스 래치부로부터의 내부 어 드레스를 전달하는 제 1 신호전달부와;
    상기 논리부의 출력신호에 응답하여 상기 인코더에 의해 인코딩된 어드레스를 전달하는 제 2 신호전달부를 포함하는 로우 리던던트 스킴을 포함한 어드레스 패스회로.
  13. 제 12 항에 있어서,
    상기 논리부는 상기 적어도 하나 이상의 판별신호 중 어느 하나라도 인에이블되면 인에이블되는 게이트 제어신호를 출력하는 것을 특징으로 하는 로우 리던던트 스킴을 포함한 어드레스 패스회로.
  14. 제 13 항에 있어서,
    상기 논리부는 논리합연산을 수행하는 어드레스 패스 회로.
  15. 제 14 항에 있어서,
    상기 논리부는
    상기 적어도 하나 이상의 판별신호 중 일부를 입력받아 부정논리합 연산을 수행하는 복수의 노어게이트와,
    상기 복수의 노어게이트의 출력신호를 입력받아 부정논리곱 연산을 수행하는 낸드게이트를 포함하는 어드레스 패스 회로.
  16. 제 12 항에 있어서,
    상기 글로벌 어드레스 발생부는 상기 어드레스 래치부로부터의 내부 어드레스를 래치하여 상기 제 1 신호전달부로 공급하는 어드레스 래치소자를 더 포함하는 로우 리던던트 스킴을 포함한 어드레스 패스회로.
  17. 제 12 항에 있어서,
    상기 제 1 신호전달부와 제 2 신호전달부는 상기 논리부의 출력신호에 응답하여 온오프 동작하는 전달게이트인 로우 리던던트 스킴을 포함한 어드레스 패스회로.
  18. 제 12 항에 있어서,
    상기 글로벌 어드레스 발생부는 상기 제 1 신호전달부와 제 2 신호전달부의 출력신호를 래치하는 래치부와, 상기 래치부의 출력신호를 버퍼링하는 버퍼를 더 포함하는 로우 리던던트 스킴을 포함한 어드레스 패스회로.
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