KR20090048886A - 리던던시 리셋 회로 및 이를 포함하는 반도체 메모리장치의 리던던시 제어 회로 - Google Patents

리던던시 리셋 회로 및 이를 포함하는 반도체 메모리장치의 리던던시 제어 회로 Download PDF

Info

Publication number
KR20090048886A
KR20090048886A KR1020070114973A KR20070114973A KR20090048886A KR 20090048886 A KR20090048886 A KR 20090048886A KR 1020070114973 A KR1020070114973 A KR 1020070114973A KR 20070114973 A KR20070114973 A KR 20070114973A KR 20090048886 A KR20090048886 A KR 20090048886A
Authority
KR
South Korea
Prior art keywords
redundancy
signal
reset
bank active
unit
Prior art date
Application number
KR1020070114973A
Other languages
English (en)
Inventor
박경욱
전준현
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070114973A priority Critical patent/KR20090048886A/ko
Publication of KR20090048886A publication Critical patent/KR20090048886A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

본 발명의 리던던시 리셋 회로는, 뱅크 액티브 신호를 소정 시간 지연시키는 지연부; 상기 뱅크 액티브 신호를 반전시키는 반전부; 및 상기 지연부의 출력 신호와 상기 반전부의 출력 신호를 논리합하여 리던던시 리셋 신호를 생성하는 신호 조합부;를 포함하는 것을 특징으로 한다.
반도체 메모리 장치, 리던던시, 리셋

Description

리던던시 리셋 회로 및 이를 포함하는 반도체 메모리 장치의 리던던시 제어 회로{Redundancy Reset Circuit and Redundancy Control Circuit in Semiconductor Memory Apparatus with the Same}
본 발명은 리던던시 리셋 회로 및 이를 포함하는 반도체 메모리 장치의 리던던시 제어 회로에 관한 것으로, 보다 상세하게는 메모리 셀 영역의 불량에 대한 리페어(Repair) 동작을 제어하는 리던던시 리셋 회로 및 이를 포함하는 반도체 메모리 장치의 리던던시 제어 회로에 관한 것이다.
일반적으로 반도체 메모리 장치는 수많은 메모리 셀을 포함하며, 이러한 메모리 셀들 중 어느 하나에라도 결함이 발생하면 해당 반도체 메모리 장치가 오동작하게 된다. 따라서, 셀에 결함이 발생한 경우 테스트를 통해 이를 미리 인지하고 있다가 해당 셀에 대한 접근 요청이 발생하면 결함이 발생한 셀 대신 리던던시 회로에 포함된 셀로 접속을 전환하기 위한 리던던시 제어 회로가 이용되고 있다. 여기에서, 리던던시 회로란 메모리 셀 내에 별도로 구비해 둔 여분의 메모리 셀 집합으로서, 결함이 발생한 셀의 대체 셀로 사용된다.
한편, 반도체 메모리 장치는 커맨드 디코더를 구비하여 외부로부터 전달되는 다양한 종류의 커맨드들을 디코딩한다. 이 때, 전달되는 커맨드 중에는 메모리 뱅크의 액티브 동작과 프리차지 동작을 지시하는 커맨드들이 포함된다. 또한, 반도체 메모리 장치에는 뱅크 어드레스 디코더가 구비되며, 뱅크 어드레스 디코더로부터 디코딩된 신호들과 상기 커맨드 디코더로부터 디코딩된 신호들은 뱅크 제어 회로에 입력된다. 뱅크 제어 회로는 입력되는 신호들에 응답하여 복수 개의 뱅크 액티브 신호를 생성한다. 이 때, 상기 복수 개의 뱅크 액티브 신호는 각각 어느 하나의 메모리 뱅크에만 전달되도록 구성되며, 상기 액티브 커맨드가 입력되면 인에이블 되고 상기 프리차지 커맨드가 입력되면 디스에이블 되는 형태로 구현된다.
반도체 메모리 장치의 컬럼 리던던시 제어 회로는 복수 개의 매트 선택 신호를 입력 받아, 테스트 결과에 따라 절단 여부가 기 결정되어 있는 복수 개의 퓨즈들과 각각의 매트 선택 신호를 비교하여 복수 개의 리던던시 어드레스를 생성하는 기능을 수행한다. 이와 같이 생성되는 복수 개의 리던던시 어드레스의 논리값에 의해 특정 셀 매트에 대한 리던던시 여부가 결정된다. 이 때, 상기 컬럼 리던던시 제어 회로는 상술한 동작을 리셋시키기 위한 리던던시 리셋 회로를 포함한다. 상기 리던던시 리셋 회로는 상기 뱅크 액티브 신호를 입력 받아 리던던시 리셋 신호를 생성하기 위한 구성을 가지며, 이후의 리던던시 어드레스 생성 회로는 상기 리던던시 리셋 신호에 의해 리셋 동작하고, 상기 복수 개의 매트 선택 신호로부터 상기 복수 개의 리던던시 어드레스를 생성하기 위한 구성을 갖는다.
이하, 도 1을 참조하여 종래의 리던던시 리셋 회로의 동작을 보다 상세히 설 명하기로 한다.
도 1을 참조하면, 뱅크 액티브 신호(ba)가 액티브 커맨드(act)에 의해 인에이블 되고, 프리차지 커맨드(pcg)에 의해 디스에이블 되는 것을 확인할 수 있다. 그리고 리던던시 리셋 신호(rdrst)는 상기 뱅크 액티브 신호(ba)가 지연된 형태를 보이며, 특히 상기 뱅크 액티브 신호(ba)의 디스에이블 시점이 인에이블 시점보다 더 지연되어 생성되는 것을 볼 수 있다. 상기 리던던시 리셋 신호(rdrst)는 로우 인에이블(Low Enable) 신호로서 기능하게 된다.
최근의 반도체 메모리 장치는 보다 더 고속으로 동작하는 추세에 있고, 이에 따라 상기 프리차지 커맨드(pcg)와 상기 액티브 커맨드(act)의 입력 타이밍도 점점 더 가까워지고 있다. 따라서, 상기 뱅크 액티브 신호(ba)의 디스에이블 시점과 다음 인에이블 시점은 점점 더 가까워지고 있다. 상술한 것처럼, 상기 리던던시 리셋 신호(rdrst)는 상기 뱅크 액티브 신호(ba)의 디스에이블 시점을 더 지연시켜 생성하는 신호이므로, 상기 뱅크 액티브 신호(ba)의 디스에이블 시점과 다음 인에이블 시점이 가까워지게 되면, 점선으로 표시한 것처럼 상기 리던던시 리셋 신호(rdrst)가 인에이블 되지 않는 오동작이 발생 가능하게 된다. 이와 같이, 상기 리던던시 리셋 신호(rdrst)가 인에이블 되지 않으면, 상기 컬럼 리던던시 제어 회로는 제대로 동작하지 못하게 된다.
즉, 종래의 반도체 메모리 장치의 컬럼 리던던시 제어 회로는 고속 동작시, 프리차지 커맨드의 입력 타이밍과 액티브 커맨드의 입력 타이밍 간의 간격이 짧아 짐에 따라, 리셋 동작을 원활히 수행할 수 없게 되는 오동작의 가능성을 가지고 있었다. 반도체 메모리 장치의 고속 동작 구현을 위한 안정성을 확보하기 위해 상술한 오동작에 대한 대응책이 필요한 상황이다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 고속 동작시에도 안정적으로 리던던시 리셋 신호를 생성하여 리페어 제어 동작의 안정성을 향상시키는 리던던시 리셋 회로 및 이를 포함하는 반도체 메모리 장치의 리던던시 제어 회로를 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 리던던시 리셋 회로는, 뱅크 액티브 신호를 소정 시간 지연시키는 지연부; 상기 뱅크 액티브 신호를 반전시키는 반전부; 및 상기 지연부의 출력 신호와 상기 반전부의 출력 신호를 논리합하여 리던던시 리셋 신호를 생성하는 신호 조합부;를 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 리던던시 제어 회로는, 뱅크 액티브 신호가 인에이블 됨에 따라 인에이블 타이밍이 형성되는 리던던시 리셋 신호를 생성하는 리던던시 리셋 수단; 및 상기 리던던시 리셋 신호에 응답하여 리셋 동작을 수행하고, 복수 개의 매트 선택 신호에 응답하여 복수 개의 리던던시 어드레스를 생성하는 리던던시 어드레스 생성 수단;을 포함하는 것을 특징으로 한다.
본 발명의 리던던시 리셋 회로 및 이를 포함하는 반도체 메모리 장치의 리던 던시 제어 회로는, 뱅크 액티브 신호가 인에이블 됨에 따라 인에이블 타이밍이 형성되는 펄스 신호를 생성하고 이를 이용하여 리셋 신호를 생성함으로써, 고속 동작으로 인해 뱅크 액티브 신호의 디스에이블 구간이 짧아짐에도 안정적으로 리던던시 리셋 신호를 생성하는 효과가 있다.
아울러, 본 발명의 리던던시 리셋 회로 및 이를 포함하는 반도체 메모리 장치의 리던던시 제어 회로는, 고속 동작시에도 안정적으로 리페어 동작이 수행되도록 함으로써, 반도체 메모리 장치의 고속화 구현에 따른 오동작을 감소시키는 효과가 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 리던던시 제어 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 리던던시 제어 회로는, 뱅크 액티브 신호(ba)에 응답하여 리던던시 리셋 신호(rdrst)를 생성하는 리던던시 리셋 수단(10); 및 상기 리던던시 리셋 신호(rdrst) 및 n 개의 매트 선택 신호(matsel<1:n>)에 응답하여 n 개의 리던던시 어드레스(add_rdd<1:n>)를 생성하는 리던던시 어드레스 생성 수단(20);을 포함한다.
상기 리던던시 리셋 수단(10)은 상기 뱅크 액티브 신호(ba)가 인에이블 됨에 따라 인에이블 타이밍이 형성되는 상기 리던던시 리셋 신호(rdrst)를 생성한다. 즉, 상기 리던던시 리셋 신호(rdrst)는 상기 뱅크 액티브 신호(ba)가 인에이블 됨에 의해 인에이블 되고, 기 설정된 소정의 시간 이후에 디스에이블 되는 형태로 구현된다. 상기 뱅크 액티브 신호(ba)는 프리차지 커맨드의 입력시 디스에이블 되고 액티브 커맨드의 입력시 인에이블 되는 신호이므로, 반도체 메모리 장치의 고속 동작의 구현에 따라 프리차지 커맨드의 입력 타이밍과 액티브 커맨드의 입력 타이밍 간의 간격이 짧아짐에 따라, 상기 뱅크 액티브 신호(ba)의 디스에이블 구간을 짧아지고 있다. 그러나 본 발명에서의 상기 리던던시 리셋 신호(rdrst)는 상기 뱅크 액티브 신호(ba)의 디스에이블 시점과는 무관하게 인에이블 시점에 영향을 받아 생성되므로, 고속 동작시에도 안정적으로 생성될 수 있다.
상기 리던던시 어드레스 생성 수단(20)은 상기 리던던시 리셋 신호(rdrst)에 응답하여 리셋 동작을 수행한다. 이후, 상기 n 개의 매트 선택 신호(mat<1:n>)를 입력 받아, 내부에 구비되는 n 개의 퓨즈의 절단 여부와 각각 비교하는 동작을 수행한다. 이 때, 상기 n 개의 퓨즈의 절단 여부는 테스트를 통해 기 결정되어 있다. 상기 리던던시 어드레스 생성 수단(20)은 이와 같은 동작을 통해 n 개의 리던던시 어드레스(add_rdd<1:n>)를 생성하며, 상기 n 개의 리던던시 어드레스(add_rdd<1:n>)가 갖는 논리값에 따라 임의의 셀 매트에 대한 리던던시 동작이 수행된다.
도 3은 도 2에 도시한 리던던시 리셋 수단의 상세 구성도이다.
도시한 바와 같이, 상기 리던던시 리셋 수단(10)은, 상기 뱅크 액티브 신호(ba)를 소정 시간 지연시키는 지연부(110); 상기 뱅크 액티브 신호(ba)를 반전시 키는 반전부(120); 및 상기 지연부(110)의 출력 신호와 상기 반전부(120)의 출력 신호를 논리합하여 상기 리던던시 리셋 신호(rdrst)를 생성하는 신호 조합부(130);를 포함한다.
상기 지연부(110)는 상기 리던던시 리셋 신호(rdrst)의 인에이블 구간의 길이를 정의하기 위한 만큼의 지연 시간을 상기 뱅크 액티브 신호(ba)에 부여한다.
상기 지연부(110)는 상기 뱅크 액티브 신호(ba)를 입력 받는 제 1 인버터(IV1); 게이트 단에 상기 제 1 인버터(IV1)의 출력 신호가 입력되고 소스 단에 외부 공급전원(VDD)이 인가되며 드레인 단이 제 1 노드(N1)에 접속되는 제 1 트랜지스터(TR1); 게이트 단에 상기 제 1 인버터(IV1)의 출력 신호가 입력되고 소스 단이 접지되는 제 2 트랜지스터(TR2); 일측이 상기 제 1 노드(N1)에 접속되고 타측이 상기 제 2 트랜지스터(TR2)의 드레인 단에 접속되는 제 1 저항(R1); 상기 제 1 노드(N1)와 상기 외부 공급전원(VDD)의 공급단 사이에 구비되는 제 1 캐패시터(CAP1); 상기 제 1 노드(N1)와 접지단 사이에 구비되는 제 2 캐패시터(CAP2); 게이트 단이 상기 제 1 노드(N1)에 접속되고 소스 단에 상기 외부 공급전원(VDD)이 인가되는 제 3 트랜지스터(TR3); 게이트 단이 상기 제 1 노드(N1)에 접속되고 드레인 단이 제 2 노드(N2)에 접속되며 소스 단이 접지되는 제 4 트랜지스터(TR4); 일측이 상기 제 3 트랜지스터(TR3)의 드레인 단에 접속되고 타측이 상기 제 2 노드(N2)에 접속되는 제 2 저항(R2); 상기 제 2 노드(N2)와 상기 외부 공급전원(VDD)의 공급단 사이에 구비되는 제 3 캐패시터(CAP3); 상기 제 2 노드(N2)와 상기 접지단 사이에 구비되는 제 4 캐패시터(CAP4); 및 상기 제 2 노드(N2)에 인가되는 전위 를 반전시켜 출력하는 제 2 인버터(IV2);를 포함한다.
상기 반전부(120)는 상기 뱅크 액티브 신호(ba)를 반전시켜 출력하는 제 3 인버터(IV3);를 포함한다.
상기 신호 조합부(130)는 상기 뱅크 액티브 신호(ba)가 인에이블 됨에 따라 상기 반전부(120)의 출력 신호가 레벨 천이하면 상기 리던던시 리셋 신호(rdrst)를 인에이블 시키고, 소정 시간 경과 후 상기 지연부(110)의 출력 신호가 레벨 천이하면 상기 리던던시 리셋 신호(rdrst)를 디스에이블 시킨다.
상기 신호 조합부(130)는 상기 지연부(110)의 출력 신호와 상기 반전부(120)의 출력 신호를 입력 받는 노어게이트(NR); 및 상기 노어게이트(NR)의 출력 신호를 입력 받아 상기 리던던시 리셋 신호(rdrst)를 출력하는 제 4 인버터(IV4);를 포함한다.
이와 같은 구성에 의해, 상기 리던던시 리셋 수단(10)은 상기 뱅크 액티브 신호(ba)가 인에이블 되면, 상기 제 3 인버터(IV3), 상기 노어게이트(NR) 및 상기 제 4 인버터(IV4)에 의한 지연 시간 이후에 인에이블 되고, 상기 지연부(110)의 출력 신호가 레벨 천이는 지연 시간과 상기 노어게이트(NR) 및 상기 제 4 인버터(IV4)에 의한 지연 시간 이후에 디스에이블 되는 상기 리던던시 리셋 신호(rdrst)를 생성한다. 상기 리던던시 리셋 신호(rdrst)는 로우 인에이블 신호로서 구현된다.
상기 리던던시 리셋 수단(10)의 동작은 이하의 도면을 통해 보다 상세히 살펴보기로 한다.
도 4를 참조하면, 상기 뱅크 액티브 신호(ba)가 액티브 커맨드(act)에 의해 인에이블 되고, 프리차지 커맨드(pcg)에 의해 디스에이블 되는 것을 확인할 수 있다. 그리고 리던던시 리셋 신호(rdrst)는 상기 뱅크 액티브 신호(ba)의 인에이블 타이밍에 영향을 받아 소정 시간 동안 로우 레벨(Low Level)로 인에이블 되는 것을 볼 수 있다.
본 발명에서의 상기 리던던시 리셋 신호(rdrst)는 상기 뱅크 액티브 신호(ba)의 디스에이블 타이밍과는 무관하게 생성된다. 따라서, 고속 동작시 프리차지 커맨드와 액티브 커맨드의 입력 타이밍의 간격이 짧아짐에 따라, 상기 뱅크 액티브 신호(ba)의 디스에이블 구간이 짧아지더라도 상기 리던던시 리셋 신호(rdrst)의 생성 동작은 아무런 지장을 받지 않는다. 즉, 본 발명에서의 상기 리던던시 리셋 수단(10)은 상기 뱅크 액티브 신호(ba)가 인에이블 되는 타이밍부터 상기 지연부(110)가 갖는 지연 시간만큼의 인에이블 구간을 갖는 상기 리던던시 리셋 신호(rdrst)를 생성함으로써, 고속 동작시에도 상기 리던던시 어드레스 생성 수단(20)을 안정적으로 리셋시킬 수 있다.
도 5는 도 2에 도시한 리던던시 어드레스 생성 수단의 상세 구성도로서, n 개의 리던던시 어드레스(add_rdd<1:n>) 중 어느 한 개를 생성하는 회로 구성만을 예시적으로 나타낸 것이다. 상기 리던던시 어드레스 생성 수단(20)은 도시한 회로 구성을 n 개 포함하여 구성된다는 것을 이해하여야만 한다.
도시한 바와 같이, 상기 리던던시 어드레스 생성 수단(20)은, 상기 리던던시 리셋 신호(rdrst)에 응답하여 제 3 노드(N3)의 전위를 제어하는 리셋부(210); 상기 n 개의 매트 선택 신호(mat<1:n>)의 논리값과 기 구비된 n 개의 퓨즈의 절단 여부를 각각 비교하여 상기 제 3 노드(N3)의 전위를 제어하는 퓨즈부(220); 및 상기 제 3 노드(N3)의 전위를 구동하여 한 개의 리던던시 어드레스(add_rdd<i>)를 출력하는 구동부(230);를 포함한다.
여기에서 상기 리셋부(210)는, 게이트 단에 상기 리던던시 리셋 신호(rdrst)가 입력되고 소스 단에 상기 외부 공급전원(VDD)이 인가되며 드레인 단이 상기 제 3 노드(N3)에 접속되는 제 5 트랜지스터(TR5);를 포함한다.
그리고 상기 퓨즈부(220)는, 일측이 각각 상기 제 3 노드(N3)와 접속되며 병렬로 배치되는 n 개의 퓨즈(FUSE<1:n>); 및 게이트 단에 상기 n 개의 매트 선택 신호(mat<1:n>)가 각각 한 개씩 입력되고 각각 상기 n 개의 퓨즈(FUSE<1:n>)의 타측과 접지단 사이에 배치되는 n 개의 제 6 트랜지스터(TR6<1:n>);를 포함한다.
또한 상기 구동부(230)는, 상기 제 3 노드(N3)의 전위를 입력 받는 제 5 인버터(IV5); 상기 제 5 인버터(IV5)와 래치 구조를 형성하는 제 6 인버터(IV6); 상기 제 5 인버터(IV5)의 출력 신호를 입력 받는 제 7 인버터(IV7); 및 상기 제 7 인버터(IV7)의 출력 신호를 입력 받아 상기 한 개의 리던던시 어드레스(add_rdd<i>)를 출력하는 제 8 인버터(IV8);를 포함한다.
이와 같이 구성된 상기 리던던시 어드레스 생성 수단(20)은, 상기 리던던시 리셋 신호(rdrst)가 인에이블 되면 상기 제 3 노드(N3)에 하이 레벨(High Level)의 전위를 인가한다. 이후, 상기 퓨즈부(220)에 입력되는 상기 n 개의 매트 선택 신호(mat<1:n>) 중 하이 레벨인 신호가 게이트 단에 입력되는 트랜지스터와 접속된 퓨즈가 절단되어 있지 않으면, 상기 제 3 노드(N3)는 로우 레벨로 싱크(Sink)된다. 반면에, 상기 n 개의 매트 선택 신호(mat<1:n>) 중 하이 레벨인 신호가 게이트 단에 입력되는 트랜지스터와 접속된 퓨즈가 절단되어 있으면, 상기 제 3 노드(N3)는 하이 레벨의 전위를 유지한다. 상기 구동부(230)는 이와 같은 방식으로 형성되는 상기 제 3 노드(N3)의 전위를 래치 및 반전 구동하여 상기 한 개의 리던던시 어드레스(add_rdd<i>)를 출력한다.
여기에서는 한 개의 리던던시 어드레스(add_rdd<i>)가 생성되는 구성만을 설명하였지만, 도시한 형태의 회로 구성이 n 개 구비되면 상기 n 개의 리던던시 어드레스(add_rdd<1:n>)가 생성될 수 있다. 이후, 상기 n 개의 리던던시 어드레스(add_rdd<1:n>)가 갖는 논리값에 따라 특정 셀 매트에 대한 리페어 동작이 수행된다.
이와 같이, 본 발명의 리던던시 리셋 회로 및 이를 포함하는 반도체 메모리 장치의 리던던시 제어 회로는, 뱅크 액티브 신호가 인에이블 됨에 따라 인에이블 되기 시작하는 리던던시 리셋 신호를 생성함으로써, 고속 동작시 프리차지 커맨드와 액티브 커맨드 간의 입력 타이밍이 짧아지는 상황에서도 안정적으로 리던던시 어드레스의 생성 동작을 리셋시킬 수 있다. 이에 따라, 반도체 메모리 장치는 안정적인 리던던시 동작을 수행할 수 있으며, 고속 동작의 구현을 위한 보다 진보된 기술을 갖출 수 있게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사 상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 리던던시 리셋 회로의 동작을 설명하기 위한 타이밍도,
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 리던던시 제어 회로의 구성을 나타낸 블록도,
도 3은 도 2에 도시한 리던던시 리셋 수단의 상세 구성도,
도 4는 도 3에 도시한 리던던시 리셋 수단의 동작을 설명하기 위한 타이밍도,
도 5는 도 2에 도시한 리던던시 어드레스 생성 수단의 상세 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 리던던시 리셋 수단 20 : 리던던시 어드레스 생성 수단
110 : 지연부 120 : 반전부
130 : 신호 조합부 210 : 리셋부
220 : 퓨즈부 230 : 구동부

Claims (8)

  1. 뱅크 액티브 신호를 소정 시간 지연시키는 지연부;
    상기 뱅크 액티브 신호를 반전시키는 반전부; 및
    상기 지연부의 출력 신호와 상기 반전부의 출력 신호를 논리합하여 리던던시 리셋 신호를 생성하는 신호 조합부;
    를 포함하는 것을 특징으로 하는 리던던시 리셋 회로.
  2. 제 1 항에 있어서,
    상기 지연부는, 상기 리던던시 리셋 신호의 인에이블 구간의 길이를 정의하기 위한 만큼의 지연 시간을 상기 뱅크 액티브 신호에 부여하도록 구성됨을 특징으로 하는 리던던시 리셋 회로.
  3. 제 1 항에 있어서,
    상기 신호 조합부는, 상기 뱅크 액티브 신호가 인에이블 됨에 따라 상기 반전부의 출력 신호가 레벨 천이하면 상기 리던던시 리셋 신호를 인에이블 시키고, 소정 시간 경과 후 상기 지연부의 출력 신호가 레벨 천이하면 상기 리던던시 리셋 신호를 디스에이블 시키도록 구성됨을 특징으로 하는 리던던시 리셋 회로.
  4. 뱅크 액티브 신호가 인에이블 됨에 따라 인에이블 타이밍이 형성되는 리던던 시 리셋 신호를 생성하는 리던던시 리셋 수단; 및
    상기 리던던시 리셋 신호에 응답하여 리셋 동작을 수행하고, 복수 개의 매트 선택 신호에 응답하여 복수 개의 리던던시 어드레스를 생성하는 리던던시 어드레스 생성 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 제어 회로.
  5. 제 4 항에 있어서,
    상기 리던던시 리셋 수단은, 상기 뱅크 액티브 신호가 인에이블 되면 인에이블 되고, 기 설정된 소정의 시간 이후에 디스에이블 되는 상기 리던던시 리셋 신호를 생성하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 리던던시 제어 회로.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 리던던시 리셋 수단은,
    상기 뱅크 액티브 신호를 소정 시간 지연시키는 지연부;
    상기 뱅크 액티브 신호를 반전시키는 반전부; 및
    상기 지연부의 출력 신호와 상기 반전부의 출력 신호를 논리합하여 상기 리던던시 리셋 신호를 생성하는 신호 조합부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 제어 회로.
  7. 제 4 항에 있어서,
    상기 리던던시 어드레스 생성 수단은, 상기 리셋 동작 이후, 상기 복수 개의 매트 선택 신호의 논리값과 복수 개의 퓨즈의 절단 여부를 각각 비교하여 상기 복수 개의 리던던시 어드레스를 생성하도록 구성됨을 특징으로 하는 반도체 메모리 장치의 리던던시 제어 회로.
  8. 제 4 항 또는 제 7 항에 있어서,
    상기 리던던시 어드레스 생성 수단은,
    상기 리던던시 리셋 신호에 응답하여 제 1 노드의 전위를 제어하는 리셋부;
    상기 복수 개의 매트 선택 신호의 논리값과 기 구비된 복수 개의 퓨즈의 절단 여부를 각각 비교하여 상기 제 1 노드의 전위를 제어하는 퓨즈부; 및
    상기 제 1 노드의 전위를 구동하여 리던던시 어드레스를 출력하는 구동부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리던던시 제어 회로.
KR1020070114973A 2007-11-12 2007-11-12 리던던시 리셋 회로 및 이를 포함하는 반도체 메모리장치의 리던던시 제어 회로 KR20090048886A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070114973A KR20090048886A (ko) 2007-11-12 2007-11-12 리던던시 리셋 회로 및 이를 포함하는 반도체 메모리장치의 리던던시 제어 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070114973A KR20090048886A (ko) 2007-11-12 2007-11-12 리던던시 리셋 회로 및 이를 포함하는 반도체 메모리장치의 리던던시 제어 회로

Publications (1)

Publication Number Publication Date
KR20090048886A true KR20090048886A (ko) 2009-05-15

Family

ID=40857774

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070114973A KR20090048886A (ko) 2007-11-12 2007-11-12 리던던시 리셋 회로 및 이를 포함하는 반도체 메모리장치의 리던던시 제어 회로

Country Status (1)

Country Link
KR (1) KR20090048886A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9025402B1 (en) 2013-11-29 2015-05-05 SK Hynix Inc. Semiconductor memory apparatus for controlling dummy block

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9025402B1 (en) 2013-11-29 2015-05-05 SK Hynix Inc. Semiconductor memory apparatus for controlling dummy block

Similar Documents

Publication Publication Date Title
US7397715B2 (en) Semiconductor memory device for testing redundancy cells
US7441156B2 (en) Semiconductor memory device having advanced test mode
US7978548B2 (en) Block decoding circuits of semiconductor memory devices and methods of operating the same
US20060268652A1 (en) Pseudo SRAM capable of operating in continuous burst mode and method of controlling burst mode operation thereof
US9142325B2 (en) Semiconductor memory device for performing repair operation
US6307806B1 (en) Semiconductor integrated circuit and method of operating the same
US7577047B2 (en) Semiconductor memory device
US7710804B2 (en) Auto precharge circuit sharing a write auto precharge signal generating unit
US7760557B2 (en) Buffer control circuit of memory device
KR100873617B1 (ko) 반도체 메모리 장치의 액티브 드라이버 제어 회로
US7391660B2 (en) Address path circuit with row redundant scheme
US6949986B2 (en) Semiconductor device unlikely to make incorrect determination of fuse blow
KR100853469B1 (ko) 반도체 메모리장치
KR100826646B1 (ko) 로우 리던던트 스킴을 포함한 어드레스 패스회로
KR20090048886A (ko) 리던던시 리셋 회로 및 이를 포함하는 반도체 메모리장치의 리던던시 제어 회로
US20120155193A1 (en) Burst termination control circuit and semiconductor memory device using the same cross-references to related application
US8885436B2 (en) Semiconductor memory device and method of driving the same
US5461586A (en) Self-timed redundancy circuit
US7679983B2 (en) Address path circuit with row redundant scheme
US8520456B2 (en) Semiconductor memory apparatus for reducing current consumption
KR100557572B1 (ko) 전력소모를 방지한 데이터 리프레쉬 입력장치
US7263025B2 (en) Semiconductor memory device for stably controlling power mode at high frequency and method of controlling power mode thereof
KR100520173B1 (ko) 어드레스 홀드 타임 제어 회로
US20100034035A1 (en) Address latch circuit and semiconductor memory apparatus using the same
JP2000011650A (ja) 半導体メモリ及びこれを備えた半導体装置

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination