JP2000011650A - 半導体メモリ及びこれを備えた半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】タイミングマージンを減少させることにより高
速化する。 【解決手段】一方では、行アドレスがバッファゲートを
介して行アドレスレジスタ１１のデータ入力端に供給さ
れ、行アドレスレジスタ１１の出力が相補信号生成回路
１５及びプリデコーダ１６を介してワードデコーダ１７
Ａのデータ入力端に供給される。他方では、アクティベ
イトコマンド発行に対応した制御信号ＡＳ１が遅延用タ
イミング発生回路１４を介しストローブ信号ＡＳ２とし
て行アドレスレジスタ１１のクロック入力端ＣＫに供給
され、この信号ＡＳ２がタイミング発生回路２０Ａを介
しストローブ信号Ｓ２としてプリデコーダ１６のストロ
ーブ信号入力端に供給され、さらに信号Ｓ２がタイミン
グ発生回路２０Ｂを介しストローブ信号Ｓ４としてワー
ドデコーダ１７Ａのストローブ信号入力端に供給され、
このストローブ信号によりワードデコーダ１７Ａの出力
がＲＳフリップフロップ２３０１〜２３３２に保持され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリ及び
これを備えた半導体装置に関する。

【０００２】

【従来の技術】半導体メモリでは、ＭＰＵの高速化に伴
って、高速化が要求されている。図１１は、従来の半導
体メモリ１０の行アドレス系回路を示す。図中のＮ字形
屈曲線は、チップ内長距離配線を示している。行アドレ
スレジスタ１１のデータ入力端には、外部からの行アド
レスＡ１５〜Ａ８が、信号レベルインタフェース用のバ
ッファゲート１２Ａを介して供給される。他方、外部か
らのチップセレクト信号＊ＣＳ（＊は、低レベルのとき
アクティブであることを示しており、以下同様。）、ロ
ウアドレスストローブ信号＊ＲＡＳ、コラムアドレスス
トローブ信号＊ＣＡＳ、ライトイネーブル信号＊ＷＥ、
クロックイネーブル信号ＣＫＥ及びクロックＣＬＫがバ
ッファゲート１２Ｂを介し、コマンドデコーダを含む制
御回路１３に供給されて、各種制御信号が生成され、そ
の１つとして、アクティベイトコマンド発行に対応した
制御信号ＡＳ１が生成される。

【０００３】ここで、チップ内長距離配線の信号伝搬遅
延時間は、製造プロセスのばらつきによる寄生抵抗及び
寄生容量の値のばらつき、使用される電源電圧のチップ
毎のばらつき及び温度の変化等に依存する。また、行ア
ドレスＡ１５〜Ａ８に対応したチップ上のパッドから行
アドレスレジスタ１１までの距離がビット毎に異なるの
で、信号間にスキューが生ずる。

【０００４】図１２は、図１１の動作を示すタイムチャ
ートである。図１２中、実線は信号伝搬が平均的な場合
を示しており、短い点線及び長い点線はそれぞれ上記原
因による最大遅延及び最小遅延の場合を示している。バ
ッファゲート１２Ａ及び１２Ｂの出力端の行アドレスＡ
ＤＲ０及び制御信号ＣＭＤ０が時点Ｔ１で同時に変化す
るとする。行アドレスレジスタ１１のデータ入力端の行
アドレスＡＤＲ１及び行アドレスレジスタ１１のストロ
ーブ信号入力端としてのクロック入力端ＣＫ付近の制御
信号ＡＳ１の前縁は、図１２に示す如く時点Ｔ１から遅
延した信号となる。

【０００５】行アドレスレジスタ１１のデータ入力端へ
の信号伝搬が最も遅く、かつ、行アドレスレジスタ１１
のクロック入力端ＣＫへの信号伝搬が最も早い場合に、
行アドレスレジスタ１１に行アドレスを誤りなく保持さ
せるためには、図１２に示す遅延時間ＴＤ１だけ制御信
号ＡＳ１を遅延させたストローブ信号ＡＳ２をタイミン
グ発生回路１４で生成し、これを行アドレスレジスタ１
１のクロック入力端ＣＫに供給する必要がある。

【０００６】行アドレスレジスタ１１の出力は、相補信
号生成回路１５及びプリデコーダ１６を介してワードデ
コーダ１７に供給される。これら相補信号生成回路１
５、プリデコーダ１６及びワードデコーダ１７は、行ア
ドレスデコーダを構成している。ワードデコーダ１７
は、メモリコアブロック１８Ａ内の１つのメモリブロッ
クに対応したチップ一辺付近に形成されている。相補信
号生成回路１５は出力線数が入力線数の２倍であるの
で、長距離配線数を低減するために、相補信号生成回路
１５及びプリデコーダ１６はワードデコーダ１７の近く
に形成されている。メモリコアブロック１８Ａと対称的
にメモリコアブロック１８Ｂが形成され、メモリコアブ
ロック１８Ｂに対してもワードデコーダ１７と反対側の
チップ周辺部にワードデコーダが形成されているので、
行アドレスレジスタ１１はメモリコアブロック１８Ａと
１８Ｂとの間付近に形成されている。

【０００７】このため、行アドレスレジスタ１１から相
補信号生成回路１５までの配線が長距離になっている。
ワードデコーダ１７の出力端には、点線で示すワード線
ＷＬが接続されている。センスアンプ、プリチャージ回
路及びコラムゲートを含む回路１９に接続されたビット
線ＢＬ及び＊ＢＬには不図示のメモリセルが接続され、
このメモリセルがワード線ＷＬで選択される。ワードデ
コーダ１７は、各ワード線ＷＬに対応して論理ゲートを
備えているので、この部分に他の回路を配置する余裕は
少ない。ワードデコーダ１７の入力が揃わないと誤った
ワード線が瞬間選択される。

【０００８】そこで、ワードデコーダ１７の出力のタイ
ミングをとるために、その前段のプリデコーダ１６の出
力ＰＤＡ０のタイミングをとっている。すなわち、制御
信号ＡＳ１と同じ配線を通った信号Ｓ１をタイミング発
生回路２０で遅延させてストローブ信号Ｓ２を生成し、
これをプリデコーダ１６に供給している。行アドレスレ
ジスタ１１の出力ＡＤＲ２、相補信号生成回路１５の入
力ＡＤＲ３、相補信号生成回路１５の出力ＣＡＤＲ０及
びプリデコーダ１６の入力ＣＡＤＲ１は、図１２に示す
如く順次遅延している。

【０００９】上記同様に、プリデコーダ１６のデータ入
力端への信号伝搬が最も遅く且つプリデコーダ１６のス
トローブ信号入力端への信号伝搬が最も早い場合に、プ
リデコーダ１６の出力を揃えるためには、図１２に示す
遅延時間ＴＤ２だけ信号Ｓ１を遅延させたストローブ信
号Ｓ２をタイミング発生回路２０で生成し、これをプリ
デコーダ１６のストローブ信号入力端に供給する必要が
ある。このストローブ信号Ｓ２の前縁で、プリデコーダ
１６の出力ＰＤＡ０が図１２に示す如く変化する。

【００１０】

【発明が解決しようとする課題】しかし、タイミング発
生回路１４及び２０による遅延時間ＴＤ１及びＴＤ２に
より、行アドレスＡ１５〜Ａ８が変化してからワード線
ＷＬが変化するまでの時間が長くなるので、半導体メモ
リ１０の高速化が妨げられる。本発明の目的は、このよ
うな問題点に鑑み、タイミングマージンを減少させるこ
とにより高速化することが可能な半導体メモリ及びこれ
を備えた半導体装置を提供することにある。

【００１１】

【課題を解決するための手段及びその作用効果】請求項
１では、行アドレスがバッファゲートを介して行アドレ
スレジスタのデータ入力端に供給され、行アドレスレジ
スタの出力が相補信号生成回路及びプリデコーダを介し
てワードデコーダのデータ入力端に供給され、制御信号
が、該制御信号を遅延させる第１タイミング発生回路を
介し第１ストローブ信号として該行アドレスレジスタの
第１ストローブ信号入力端に供給される半導体メモリに
おいて、該行アドレスレジスタの後流側の回路に第２ス
トローブ信号入力端が備えられ、該第１タイミング発生
回路の出力を遅延させて第２ストローブ信号を生成しこ
れを該第２ストローブ信号入力端に供給する第２タイミ
ング発生回路をさらに有する。

【００１２】この半導体メモリによれば、第１ストロー
ブ信号のタイミングで行アドレスレジスタから行アドレ
スが出力されるので、信号伝搬遅延のばらつきによる第
１ストローブ信号入力端への第１ストローブ信号の到達
の早い／遅いに応じて該後流側の回路のデータ入力端へ
の信号の到達が早くなったり遅くなったりする。したが
って、該後流側の回路のデータ入力端への信号伝搬が最
も遅く（早く）、かつ、該後流側の回路の第２ストロー
ブ信号入力端への信号伝搬が最も遅い（早い）場合に、
該後流側の回路の出力を揃えればよく、タイミングマー
ジンを従来よりも減少させることができる。これによ
り、行アドレスが変化してからワード線が立ち上がるま
での時間が従来よりも短縮され、半導体メモリの高速化
が可能となる。

【００１３】請求項２の半導体メモリでは、請求項１に
おいて、上記後流側の回路は上記相補信号生成回路であ
る。請求項３の半導体メモリでは、請求項１において、
上記後流側の回路は上記プリデコーダである。この半導
体メモリによれば、該相補信号生成回路に備えたストロ
ーブ回路の素子数が、プリデコーダに備えた場合よりも
少なくなるので、構成がより簡単になる。

【００１４】請求項４の半導体メモリでは、請求項１に
おいて、上記後流側の回路は上記ワードデコーダであ
る。この半導体メモリによれば、請求項２及び３の場合
よりも確実に、ワードデコーダの出力が瞬間的に誤るの
を防止することができる。請求項５の半導体メモリで
は、請求項１〜４のいずれかにおいて、上記後流側の回
路は、上記第２ストローブ信号入力端からの上記第２ス
トローブ信号がアクティブの期間だけその各出力ビット
を有効にする論理ゲート回路を有する。

【００１５】請求項６の半導体メモリでは、請求項４に
おいて、上記ワードデコーダは第３ストローブ信号入力
端を有し、上記第２ストローブ信号をさらに遅延させて
第３ストローブ信号を生成しこれを該第３ストローブ信
号入力端に供給する第３タイミング発生回路をさらに有
する。

【００１６】この半導体メモリによれば、第３タイミン
グ発生回路の構成を簡単化することができるので、余裕
が狭いワードデコーダ付近に第３タイミング発生回路を
配置することが可能となる。請求項７の半導体メモリで
は、請求項６において、上記第２タイミング発生回路
は、バンク選択信号に応答して出力が有効又は無効にな
り、上記第３タイミング発生回路は、メモリブロック選
択信号に応答して出力が有効又は無効になる。

【００１７】この半導体メモリによれば、ワードデコー
ダの複雑化が避けられる。請求項８の半導体メモリで
は、請求項６又は７において、上記プリデコーダは、上
記第２ストローブ信号がアクティブの期間だけその各出
力ビットを有効にする論理ゲート回路を有する。請求項
９の半導体メモリでは、請求項８において、上記ワード
デコーダはその各出力ビットを保持するフリップフロッ
プ回路を有し、各該フリップフロップのセット入力端が
共通に接続され、該セット入力端に上記第３ストローブ
信号が供給される。

【００１８】この半導体メモリによれば、多バンク構成
の半導体メモリにおいて、第３ストローブ信号でワード
デコーダの出力を保持することにより、バンクの切り換
わり時に次の行アドレスを行アドレスレジスタに保持さ
せることが可能となるので、より高速の動作が可能とな
る。請求項１０の半導体装置では、請求項１乃至９のい
ずれか１つに記載の半導体メモリを備えている。

【００１９】

【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。 ［第１実施形態］図１は、本発明の第１実施形態に係る
半導体メモリ１０Ａ、例えばシンクロナスＤＲＡＭの行
アドレス系回路の概略を示す。図１１と同一構成要素に
は、同一符号を付してその説明を省略する。

【００２０】この回路では、タイミング発生回路１４の
出力端をタイミング発生回路２０Ａの入力端に接続して
いる。また、不図示のバンクアドレスレジスタに保持さ
れたバンク選択信号ＢＮＫ０が、タイミング発生回路２
０Ａに供給されている。この信号ＢＮＫ０は、メモリコ
アブロック１８Ａと１８Ｂのうち１８Ａを選択するため
のものである。

【００２１】他の点は、図１１と同一である。図２は、
図１の回路の一部の構成例を示す。タイミング発生回路
１４は、４段の基本遅延回路からなり、この基本遅延回
路は、インバータ１４１の出力端に、抵抗１４２とキャ
パシタ１４３とからなるＣＲ積分回路が接続されてい
る。キャパシタ１４３は、例えば、ＮＭＯＳトランジス
タのソースとドレインとを短絡してグランド線に接続し
たものである。

【００２２】タイミング発生回路２０では、アンドゲー
ト２０１の出力端に２段の基本遅延回路が接続されてい
る。アンドゲート２０１には、上記信号Ｓ１及びＢＮＫ
０が供給される。相補信号生成回路１５は、行アドレス
レジスタ１１の最上位ビットを除く各ビットに対しイン
バータを備えており、その入力と出力とをプリデコーダ
１６に供給する簡単な構成となっている。プリデコーダ
１６では、７ビットのアドレスが３ビットデコーダ１６
１及び１６２並びに２ビットデコーダ１６３でデコード
され、デコーダ１６１〜１６３の出力がストローブ回路
２１に供給される。この回路２１は、２０個のアンドゲ
ート２１０１〜２１２０からなり、その一方の入力端に
はデコーダ１６１〜１６３の対応する出力が供給され、
他方の入力端にはタイミング発生回路２０からのストロ
ーブ信号Ｓ２が共通に供給される。

【００２３】次に、上記の如く構成された本第１実施形
態の動作を説明をする。図３は、図１の回路の動作を示
すタイムチャートである。外部からの行アドレスＡ１５
〜Ａ８並びに制御信号行ＲＡＳ、ＣＡＳ及びＷＥがそれ
ぞれバッファゲート１２Ａ及び１２Ｂにより内部信号レ
ベルに変換されて行アドレスＡＤＲ０及び制御信号ＣＭ
Ｄ０になる。行アドレスＡＤＲ０は、ＡＤＲ１として行
アドレスレジスタ１１の入力端に伝搬する。制御信号Ｃ
ＭＤ０は制御回路１３に供給され、行アドレスストロー
ブ信号ＲＡＳに対応した制御信号ＡＳ１がタイミング発
生回路１４に供給される。タイミング発生回路１４は、
信号ＡＳ１を遅延させ、ストローブ信号ＡＳ２として行
アドレスレジスタ１１のストローブ信号入力端としての
クロック入力端ＣＫに供給する。ストローブ信号ＡＳ２
の立ち上がりのタイミングで行アドレスＡＤＲ１が行ア
ドレスレジスタ１１に保持され、これがＡＤＲ２として
行アドレスレジスタ１１から出力される。

【００２４】行アドレスＡＤＲ２は、ＡＤＲ３として相
補信号生成回路１５の入力端に伝搬し、相補信号生成回
路１５により相補信号ＣＡＤＲ０が生成される。相補信
号ＣＡＤＲ０は、ＣＡＤＲ１としてプリデコーダ１６の
入力端に伝搬する。他方、ストローブ信号ＡＳ２は、信
号Ｓ１としてタイミング発生回路２０Ａの一方の入力端
に伝搬する。

【００２５】行アドレスＡ１５が低レベルの場合、すな
わちバンク選択信号ＢＮＫ０が低レベルの場合には、信
号Ｓ１の変化によらずアンドゲート２０１の出力が低レ
ベルとなる。これにより、プリデコーダ１６の出力ビッ
トは全て低レベルとなって、メモリコアブロック１８Ａ
内ではワード線が選択されず、メモリコアブロック１８
Ｂ内でワード線が選択される。

【００２６】行アドレスＡ１５が高レベルの場合、すな
わちバンク選択信号ＢＮＫ０が高レベルの場合には、信
号Ｓ１を遅延させたストローブ信号Ｓ２が生成され、信
号Ｓ２が高レベルに遷移した時に、デコーダ１６１〜１
６３の出力がストローブ回路２１を通り信号ＰＤＡ０と
して出力される。信号ＰＤＡ０は、ワードデコーダ１７
の入力端にＰＤＡ１として供給され、信号ＰＤＡ１に対
応した１つのワード線がワードデコーダ１７で選択され
る。

【００２７】図３の上方から相補信号ＣＡＤＲ１までの
信号はそれぞれ、図１２の対応する信号と同一である。
ストローブ信号ＡＳ２の前縁のタイミングで行アドレス
レジスタ１１から行アドレスＡＤＲ２が出力されるの
で、上述の原因によるタイミング発生回路２０Ａへの信
号Ｓ１の到達の早い／遅いに応じてプリデコーダ１６へ
の相補信号ＣＡＤＲ１の到達が早くなったり遅くなった
りする。したがって、プリデコーダ１６のデータ入力端
への信号伝搬が最も遅く（早く）、かつ、プリデコーダ
１６のストローブ信号入力端への信号伝搬が最も遅い
（早い）場合に、プリデコーダ１６の出力を揃えればよ
い。そこで、図３に示す時間ＴＤ３だけ信号Ｓ１を遅延
させたストローブ信号Ｓ２をタイミング発生回路２０Ａ
で生成し、これをプリデコーダ１６のストローブ信号入
力端に供給する。

【００２８】これにより、図１２の場合よりも時間ΔＴ
Ｄ＝Ｔ３−Ｔ３Ａだけストローブ信号Ｓ２の遷移時点が
早くなって、行アドレスが変化してからワード線が立ち
上がるまでの時間が従来よりも短縮され、半導体メモリ
１０Ａの高速化が可能となる。 ［第２実施形態］図４は、本発明の第２実施形態に係る
半導体メモリ１０Ｂの行アドレス系回路の概略を示す。

【００２９】この回路では、図１のタイミング発生回路
２０Ａの出力Ｓ２によりプリデコーダ１６の出力を揃え
る替わりに、その前段の相補信号生成回路１５Ａの出力
を揃えている。回路１５Ａは、図５に示す如くその出力
段に、アンドゲート２１０１〜２１１６からなるストロ
ーブ回路２１Ａを備えている。アンドゲート２１０１〜
２１１６の一方に入力端にはそれぞれ、その前段の対応
する相補信号の１つが供給され、他方の入力端にはタイ
ミング発生回路２０Ａからのストローブ信号Ｓ２が共通
に供給される。これにより、プリデコーダ１６Ａには図
２のストローブ回路２１を備える必要がない。

【００３０】相補信号生成回路１５Ａは、プリデコーダ
１６Ａの近くに形成されているので、上記第１実施形態
とほぼ同じ効果が得られる。また、ストローブ回路２１
Ａの素子数が図２のストローブ回路２１のそれよりも少
なくなるので、構成がより簡単になる。 ［第３実施形態］図６は、本発明の第３実施形態に係る
半導体メモリ１０Ｃの行アドレス系回路の概略を示す。

【００３１】この回路では、図１のタイミング発生回路
２０Ａの出力Ｓ２によりプリデコーダ１６の出力を揃え
る替わりに、その後段のワードデコーダ１７の出力を揃
えている。ワードデコーダ１７は、図７に示す如く、３
ビットデコーダ１６２の出力線の１つと２ビットデコー
ダ１６３の出力線の１つとの全ての組み合わせに対応し
たアンドゲート１７０１〜１７３２からなる。アンドゲ
ート１７０１〜１７３２には、この組み合わせと、タイ
ミング発生回路２０Ａからのストローブ信号Ｓ４とが供
給される。

【００３２】タイミング発生回路２０Ａのアンドゲート
２０１には、３ビットデコーダ１６１の出力ＢＬＫ０〜
ＢＬＫ７のうち、メモリコアブロック１８Ａ内のワード
デコーダ１７に対応したメモリブロックが選択されたと
きのみ高レベルになるメモリブロック選択信号ＢＬＫ０
及びバンク選択信号ＢＮＫ０が供給される。他の不図示
のメモリブロックについても同様である。

【００３３】ワードデコーダ１７にストローブ信号Ｓ４
を供給する必要があるが、メモリブロック選択信号ＢＬ
Ｋ０をタイミング発生回路２０Ａに供給することにより
メモリブロック選択信号ＢＬＫ０をワードデコーダ１７
に供給する必要がないので、図１のワードデコーダと同
一構成になり（図１の場合にはＳ４の替わりにＢＬＫ０
が供給される。）、その複雑化が避けられる。プリデコ
ーダ１６Ａには、図２のストローブ回路２１を備える必
要がない。

【００３４】本第３実施形態によれば、ワードデコーダ
１７の出力が直接揃えられるので、上記第１及び第２実
施態様よりも確実に、ワードデコーダの出力が瞬間的に
誤るのを防止することができる。 ［第４実施形態］図８は、本発明の第４実施形態に係る
半導体メモリ１０Ｅの行アドレス系回路の概略を示す。
図９は、図８の回路の一部の構成例を示す。

【００３５】この回路では、図１の構成にさらにタイミ
ング発生回路２０Ｂを付加し、タイミング発生回路２０
Ａの出力Ｓ２をタイミング発生回路２０Ｂで遅延させて
ストローブ信号Ｓ４を生成し、これを図７と同様にワー
ドデコーダ１７に供給している。タイミング発生回路２
０Ｂは、基本遅延回路の後段にナンドゲート２０２が接
続され、その一方の入力端にストローブ信号Ｓ２を遅延
させた信号が供給され、他方の入力端に、プリデコーダ
１６からのメモリブロック選択信号ＢＬＫ０が供給され
る。

【００３６】タイミング発生回路２０Ｂでの遅延時間は
プリデコーダ１６からワードデコーダ１７までの比較的
短い信号伝播遅延時間に対応したものであり、その構成
が簡単であるので、各ワードデコーダの近くに形成する
ことができる。タイミング発生回路２０Ｂには、これと
同様の構成のタイミング発生回路が縦続接続され、図８
と同様にそれらが他の不図示のメモリブロックに対応し
てワードデコーダの近くに形成され、メモリブロック選
択信号ＢＬＫ２〜ＢＬＫ７のうち対応するものがこれに
供給され、その出力が対応するワードデコーダに供給さ
れる。

【００３７】［第５実施形態］図１０は、本発明の第５
実施形態に係る半導体メモリの図９に対応した回路を示
す。この半導体メモリは、例えばシンクロナスＤＲＡＭ
であり、複数のバンクを備えている。多バンク構成の場
合、バンクの切り換わりの際に、切り換え前のバンクで
処理をするとともに切り換え後のバンクの動作がこれと
並行して行われるので、高速処理が可能である。

【００３８】この回路では、ワードデコーダ１７Ａにお
いて、図９のアンドゲート１７０１〜１７３２の替わり
にナンドゲート２２０１〜２２３２を用い、その各出力
に対応してＲＳフリップフロップ２３０１〜２３３２を
備え、ナンドゲート２２０１〜２２３２の出力をそれぞ
れＲＳフリップフロップ２３０１〜２３３２のセット入
力端に供給している。ＲＳフリップフロップ２３０１〜
２３３２のリセット入力端には、図８の制御回路１３か
らワード線リセット信号ＷＬＲＳＴが共通に供給され
る。他の構成は、図９と同一である。

【００３９】ＲＳフリップフロップ２３０１〜２３３２
がワード線リセット信号ＷＬＲＳＴの負パルスによりリ
セットされた状態で、ナンドゲート２２０１〜２２３２
のうち選択しようとするワード線に対応したものの出力
のみから負パルスが出力されて、対応するＲＳフリップ
フロップがセットされる。ナンドゲート２２０１〜２２
３２の出力をストローブ信号Ｓ４の立ち上がりのタイミ
ングで保持することにより、バンクの切り換わり時にお
いて次の行アドレスを行アドレスレジスタ１１に保持さ
せることが可能となるので、上記第１〜４実施態様より
も高速動作が可能となる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る半導体メモリの行
アドレス系回路を示す概略図である。

【図２】図１の回路の一部の構成例を示す図である。

【図３】図１の回路の動作を示すタイムチャートであ
る。

【図４】本発明の第２実施形態に係る半導体メモリの行
アドレス系回路を示す概略図である。

【図５】図４の回路の一部の構成例を示す図である。

【図６】本発明の第３実施形態に係る半導体メモリの行
アドレス系回路を示す概略図である。

【図７】図６の回路の一部の構成例を示す図である。

【図８】本発明の第４実施形態に係る半導体メモリの行
アドレス系回路を示す概略図である。

【図９】図８の回路の一部の構成例を示す図である。

【図１０】本発明の第５実施形態に係る半導体メモリの
図９に対応した回路を示す図である。

【図１１】従来の半導体メモリの行アドレス系回路を示
す概略図である。

【図１２】図１１の回路の動作を示すタイムチャートで
ある。

【符号の説明】

１０Ａ〜１０Ｅ 半導体メモリ １１ 行アドレスレジスタ １２Ａ、１２Ｂ バッファゲート １３ 制御回路 １４、２０、２０Ａ、２０Ｂ タイミング発生回路 １５、１５Ａ 相補信号生成回路 １６、１６Ａ プリデコーダ １７、１７Ａ ワードデコーダ １８Ａ、１８Ｂ メモリコアブロック １９ センスアンプ ２３０１、２３３２ ＲＳフリップフロップ Ａ１５〜Ａ８、ＡＤＲ０〜ＡＤＲ２ 行アドレス ＣＭＤ０ 制御信号 ＡＳ２、Ｓ２〜Ｓ４ ストローブ信号 ＢＮＫ０ バンク選択信号 ＢＬＫ０ メモリブロック選択信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 長谷川 正智 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B024 AA15 BA18 BA21 CA11 CA20

Claims (10)

【特許請求の範囲】
1. 【請求項１】 行アドレスがバッファゲートを介して行
   アドレスレジスタのデータ入力端に供給され、行アドレ
   スレジスタの出力が相補信号生成回路及びプリデコーダ
   を介してワードデコーダのデータ入力端に供給され、制
   御信号が、該制御信号を遅延させる第１タイミング発生
   回路を介し第１ストローブ信号として該行アドレスレジ
   スタの第１ストローブ信号入力端に供給される半導体メ
   モリにおいて、 該行アドレスレジスタの後流側の回路に第２ストローブ
   信号入力端が備えられ、 該第１タイミング発生回路の出力を遅延させて第２スト
   ローブ信号を生成しこれを該第２ストローブ信号入力端
   に供給する第２タイミング発生回路をさらに有すること
   を特徴とする半導体メモリ。
2. 【請求項２】 上記後流側の回路は上記相補信号生成回
   路であることを特徴とする請求項１記載の半導体メモ
   リ。
3. 【請求項３】 上記後流側の回路は上記プリデコーダで
   あることを特徴とする請求項１記載の半導体メモリ。
4. 【請求項４】 上記後流側の回路は上記ワードデコーダ
   であることを特徴とする請求項１記載の半導体メモリ。
5. 【請求項５】 上記後流側の回路は、上記第２ストロー
   ブ信号入力端からの上記第２ストローブ信号がアクティ
   ブの期間だけその各出力ビットを有効にする論理ゲート
   回路を有することを特徴とする請求項１乃至４のいずれ
   か１つに記載の半導体メモリ。
6. 【請求項６】 上記ワードデコーダは第３ストローブ信
   号入力端を有し、 上記第２ストローブ信号をさらに遅延させて第３ストロ
   ーブ信号を生成しこれを該第３ストローブ信号入力端に
   供給する第３タイミング発生回路をさらに有することを
   特徴とする請求項４記載の半導体メモリ。
7. 【請求項７】 上記第２タイミング発生回路は、バンク
   選択信号に応答して出力が有効又は無効になり、 上記第３タイミング発生回路は、メモリブロック選択信
   号に応答して出力が有効又は無効になることを特徴とす
   る請求項６記載の半導体メモリ。
8. 【請求項８】 上記プリデコーダは、上記第２ストロー
   ブ信号がアクティブの期間だけその各出力ビットを有効
   にする論理ゲート回路を有することを特徴とする請求項
   ６又は７記載の半導体メモリ。
9. 【請求項９】 上記ワードデコーダはその各出力ビット
   を保持するフリップフロップ回路を有し、各該フリップ
   フロップのセット入力端が共通に接続され、該セット入
   力端に上記第３ストローブ信号が供給されることを特徴
   とする請求項８記載の半導体メモリ。
10. 【請求項１０】 請求項１乃至９のいずれか１つに記載
    の半導体メモリを備えていることを特徴とする半導体装
    置。