KR100557572B1 - 전력소모를 방지한 데이터 리프레쉬 입력장치 - Google Patents

전력소모를 방지한 데이터 리프레쉬 입력장치 Download PDF

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Abstract

본 발명은 반도체 메모리 소자의 데이터 리프레쉬 입력장치에 관한 것으로, 보다 상세하게는 싱크로너스 디램에 있어서 자동 리프레쉬 동작시 입력버퍼를 디세이블시켜 전력소모를 방지한 데이터 리프레쉬 입력장치에 관한 것으로, 리프레쉬 커맨드시 발생되는 내부 라스신호를 이용하여 입력버퍼를 디세이블시키는 제어수단을 상기 내부 라스신호 출력단과 입력버퍼 사이에 구비하여 리프레쉬 동작시 입력버퍼에서 발생되는 전력소모를 방지한 것이다.

Description

전력소모를 방지한 데이터 리프레쉬 입력장치
본 발명은 반도체 메모리 소자의 데이터 리프레쉬 입력장치에 관한 것으로, 보다 상세하게는 싱크로너스 디램에 있어서 자동 리프레쉬 동작시 입력버퍼를 디세이블시켜 전력소모를 방지한 데이터 리프레쉬 입력장치에 관한 것이다.
도 1은 싱크로너스 디램에서 사용하는 종래의 자동 리프레쉬 회로를 간단히 나타낸 것으로, 외부로부터 입력되는 칩 선택신호(/CS), 로오 어드레스 스트로우브 신호(/RAS), 컬럼 어드레스 스트로우브 신호(/CAS) 그리고 라이트 인에이블 신호(/WE)에 응답하여 프리차지 커맨드(pcg), 액티브 커맨드(atv) 그리고 리프레쉬 커맨드(ref)를 출력하는 커맨드 디코더(1)와, 상기 프리차지 커맨드(pcg) 및 피드백 루프를 통해 입력되는 내부 프리차지 신호(pcg-int)와 액티브 커맨드(atv) 및 리프레쉬 커맨드(ref)에 응답하여 내부 라스신호(RAS-int)를 출력하는 내부 라스 발생부(2)와, 상기 내부 라스신호(RAS-int)를 일정시간 지연출력하는 제1 지연부(3)와, 상기 제1 지연부(3) 출력전위에 응답하여 피드백 루프를 통해 상기 내부 라스 발생부(2)로 피드백 입력되는 내부 프리차지 신호(pcg-int)를 출력하는 내부 프리차지 발생부(4)로 구성된다.
상기 내부 라스 발생부(2)는 상기 프리차지 커맨드(pcg)와 피드백 루프를 통해 입력되는 내부 프리차지 신호(pcg-int)를 논리연산하는 제1 노아 게이트와, 게이트가 상기 제1 노아 게이트 출력단에 접속되고 전원전압 단자와 제1 노드(N1) 사이에 연결되는 피모스형 트랜지스터(MP)와, 상기 액티브 커맨드(atv) 및 리프레쉬 커맨드(ref)를 논리연산하는 제2 노아 게이트와, 상기 제2 노아 게이트 출력전위를 반전출력하는 제1 인버터와, 게이트가 상기 제1 인버터 출력단에 접속되고 상기 제1 노드(N1)과 접지전위 단자 사이에 연결되는 엔모스형 트랜지스터(MN)와, 제2 인버터와 제3 인버터로 구성되어 상기 제1 노드(N1)상의 전위를 래치 및 반전출력하여 내부 라스신호(RAS-int)를 발생시키는 래치부(2-1)로 구성된다.
상기 내부 프리차지 발생부(4)는 상기 제1 지연부(3) 출력단인 제2 노드(N2)상의 전위를 일정시간 지연하여 반전출력하는 직렬접속된 제4, 제5, 제6 인버터(IV4, IV5, IV6)로 구성되는 제2 지연부(4-2)와, 상기 제2 지연부(4-2) 출력전위 및 상기 제2 노드(N2)상의 전위를 논리연산하는 낸드 게이트와, 상기 낸드 게이트(ND)출력전위를 반전출력하여 내부 프리차지 신호(pcg-int)를 발생시키는 제7 인버터로 구성된다.
상기한 구성을 갖는 자동 리프레쉬 회로의 동작은 다음과 같다.
먼저, 커맨드 디코더(1)에서는 외부에서 입력되는 신호들(/CS, /RAS, /CAS, /WE)을 이용하여 소자의 내부에서 사용되는 커맨드 신호들(pcg, atv, ref)을 만드는 장치로 리프레쉬 커맨드(ref)는 클럭신호의 라이징 에지에서 /CS=LOW, /RAS=LOW, /CAS=LOW, /WE=HIGH 인 상황에서 만들어 진다.
상기 내부 라스 발생부(2)는 로오 어드레스 패스 회로를 제어하는 내부 라스신호(RAS-int)를 만드는 장치로, 정상 동작시 액티브 커맨드(atv)에 의하여 시작되고 내부 프리차지 신호(pcg-int)에 의하여 끝나는 신호를 만들어 내며, 리프레쉬 동작시에는 리프레쉬 커맨드(ref)에 의하여 시작되고 내부 프리차지 신호(pcg-int)에 의하여 죽는 신호를 만들어 낸다.
상기 제1 지연부(3)는 내부 프리차지 신호(pcg-int)를 만들기 위하여 내부 라스신호의 지연신호를 만드는 장치이다.
상기 내부 프리차지 발생부(4)는 내부 프리차지 신호(pcg-int)를 만들기 위하여 내부 라스 신호의 지연신호를 논리조합한다.
이에 대한 전반적인 동작을 살펴보면, 정상동작시 액티브 커맨드(atv)가 제2 노아 게이트(NR2) 일측단으로 입력되면 엔모스형 트랜지스터(MN)가 턴온되어 제1 노드(N1)가 로울레벨이 되므로 래치부(2-1)를 거쳐 하이레벨의 내부 라스신호를 출력한다.
상기 내부 라스신호(RAS-int)는 로오 패스 회로에 입력되어 어드레스 입력버퍼를 구동시켜 외부 어드레스로부터 내부 어드레스를 발생시키고 이에 따라 라이팅 동작을 진행한다.
이후, 상기 내부 라스신호(RAS-int)는 제1 지연부(3)에 의해 일정시간 지연후 내부 프리차지 발생부(4)로 입력된다.
상기 내부 프리차지 발생부(4)는 낸드 게이트(ND)에 의해 상기 제1 지연부(3)의 지연신호와 이를 다시 지연 및 반전시켜 출력하는 제2 지연부(4-2)의 출력을 논리연산하여 내부 프리차지 신호(pcg-int)를 인에이블시킨다.
따라서, 내부 라스 발생부(2)의 제1 노아 게이트(NR1) 출력단은 로우레벨이 되고 이에 따라 피모스형 트랜지스터(MP)가 턴온되어 제1 노드(N1)를 하이레벨로 천이시킨다.
래치부(2-1)에서는 제1 노드(N1)의 하이전위를 래치 및 반전시켜 로우레벨의 내부 라스신호를 발생시키므로써 액티브 동작은 일단락된다.
자동 리프레쉬 동작시에는 커맨드 디코더(1)로부터 리프레쉬 커맨드(ref)가 들어와 제2 노아 게이트(NR2) 출력단을 로우레벨로 만든다.
따라서, 엔모스형 트랜지스터(MN)가 턴온되고 제1 노드(N1)는 로우레벨을 갖는다.
래치부(2-1)에서는 상기 제1 노드(N1)의 로우전위를 래치 및 반전출력하여 하이레벨의 내부 라스신호(RAS-int)를 출력하여 리프레쉬 동작을 진행한다.
이때 발생되는 내부 라스신호(RAS-int)는 어드레스 입력버퍼로 인가되고 이에 따라 어드레스 입력버퍼들이 리프레쉬 동작에서 동작하게 된다.
따라서, 자동 리프레쉬 동작시 불필요한 전력소모가 발생이 된다.
이어, 제1 지연부(3)에서는 상기 내부 라스신호(RAS-int)를 일정시간 지연하여 내부 프리차지 발생부(4)로 출력한다.
낸드 게이트(ND)에서는 상기 제1 지연부(3)의 지연신호와 이를 다시 일정시간 지연 및 반전출력하는 제2 지연부(4-2)의 출력을 논리조합하여 내부 프리차지 신호(pcg-int)를 인에이블시켜 제1 노아 게이트(NR1) 일측단자로 입력시킨다.
따라서, 피모스형 트랜지스터(MP)가 턴온되고 제1 노드(N1)는 로우레벨에서 하이레벨로 천이하여 결국 내부 라스신호(RAS-int)는 도 3의 (b)에 도시되어 있는 바와 같이 디세이블된다.
이상에서 살펴본 바와 같이 상기한 구성을 갖는 기존의 자동 리프레쉬 회로에 있어서는 리프레쉬 동작시 발생되는 내부 라스신호(RAS-int)에 의해 외부의 입력 어드레스가 없음에도 불구하고 입력버퍼들이 동작상태로 있음으로 인하여 불필요한 전력소모가 발생된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 창안된 것으로, 리프레쉬 동작시 발생되는 내부 라스를 이용하여 입력버퍼를 디세이블시키는 제어신호를 상기 내부 라스 발생 출력단과 입력버퍼 사이에 구비하여 리프레쉬 동작시 입력버퍼에서 발생되는 전력소모를 방지하기 위한 데이터 리프레쉬 입력장치를 제공함에 그 목적이 있다.
상기 목적 달성을 위한 본 발명은 액티브 커맨드와 프리차지 커맨드에 의해 제1 라스를 출력하는 제1 라스 발생수단과,
리프레쉬 커맨드와 피드백 루프를 통해 입력되는 내부 프리차지 신호에 의해 제2 라스를 출력하는 제2 라스 발생수단과,
제1 라스 및 제2 라스를 논리연산하여 내부 라스신호를 출력하는 내부 라스 발생수단과,
제2 라스를 일정시간 지연시켜 출력하는 지연수단과,
지연수단의 출력전위를 이용하여 내부 프리차지 신호를 발생시켜 피드백 루프를 통해 상기 제2 라스 발생수단으로 출력하는 내부 프리차지 발생수단과,
외부로부터 입력되는 어드레스 신호에 의해 시모스 레벨의 내부 어드레스를 출력하는 입력버퍼를 포함하는 반도체 메모리 소자의 데이터 리프레쉬 입력장치에 있어서;
리프레쉬 동작시 리프레쉬 커맨드에 의해 발생되는 제 2 라스를 이용하여 입력버퍼를 디세이블시키는 입력버퍼 제어수단을 제2 라스 발생수단 출력단과 입력버퍼 입력단 사이에 구비하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2는 본 발명에 일실시예에 따른 자동 리프레쉬 회로를 나타낸 것으로, 외부로부터 입력되는 칩 선택신호(/CS), 로오 어드레스 스트로우브 신호(/RAS), 컬럼 어드레스 스트로우브 신호(/CAS) 그리고 라이트 인에이블 신호(/WE)에 응답하여 프리차지 커맨드(pcg), 액티브 커맨드(atv) 그리고 리프레쉬 커맨드(ref)를 출력하는 커맨드 디코더(1)와, 상기 프리차지 커맨드(pcg) 및 액티브 커맨드(atv)에 응답하여 제1 라스(RAS1)를 출력하는 제1 라스 발생부(5)와, 상기 리프레쉬 커맨드(ref)에 응답하여 제2 라스(RAS2)를 출력하는 제2 라스 발생부(6)와, 상기 제1 라스(RAS1) 및 상기 제2 라스(RAS2)에 응답하여 내부 라스신호(RAS-int)를 출력하는 내부 라스 발생부(7)와, 상기 제2 라스(RAS2)를 반전출력하여 버퍼 인에이블 신호(Buf-en)를 출력하는 입력버퍼 제어부(8)와, 상기 버퍼 인에이블 신호(Buf-en)에 응답하여 내부 어드레스 신호(an-int)를 출력하는 입력버퍼(9)와, 상기 제2 라스(RAS2)를 일정시간 지연출력하는 제1 지연부(3-1)와, 상기 제1 지연부(3-1)의 출력에 응답하여 피드백 루프를 통해 상기 제2 라스 발생부(6)로 입력되는 내부 프리차지 신호(pcg-int)를 출력하는 내부 프리차지 발생부(4)로 구성된다.
상기 제1 라스 발생부(5)는 프리차지 커맨드(pcg)를 반전출력하는 제1 인버터(IV1)와, 게이트가 상기 제1 인버터 출력단에 접속되고 전원전압 단자와 제1 노드(N1) 사이에 연결되는 제1 피모스형 트랜지스터(MP1)와, 게이트로 상기 액티브 커맨드(atv)가 인가되고 상기 제1 노드(N1)과 접지전압 단자 사이에 연결되는 제1 엔모스형 트랜지스터(MN1)와, 상기 제1 노드(N1)과 제2 노드(N2) 사이에 접속되며 제2 인버터(IV2)와 제3 인버터(IV3)로 이루어지는 제1 래치부(5-1)로 구성된다.
상기 제2 라스 발생부(6)는 상기 내부 프리차지 신호(pcg-int)를 반전출력하는 제4 인버터(IV4)와, 게이트가 상기 제4 인버터(IV4) 출력단에 접속되고 전원전압 단자와 제3 노드(N3) 사이에 연결되는 제2 피모스형 트랜지스터(MP2)와, 게이트로 상기 리프레쉬 커맨드(ref)가 인가되고 상기 제3 노드(N3)와 접지전압 단자 사이에 접속되는 제2 엔모스형 트랜지스터(MN2)와, 상기 제3 노드(N3)와 제4 노드(N4) 사이에 접속되며 제5 인버터와 제6 인버터로 이루어지는 제2 래치부(6-1)로 구성된다.
상기 내부 라스 발생부(2)는 일측단자로 상기 제2 노드(N2)의 제1 라스(RAS1)가 입력되고 타측단자로 상기 제4 노드(N4)의 제2 라스(RAS2)가 입력되는 노아 게이트와, 상기 노아 게이트의 출력을 반전출력하여 내부 라스신호(RAS-int)를 발생시키는 제7 인버터로 구성된다.
상기 입력버퍼 제어부(8)는 상기 제4 노드(N4)의 제2 라스(RAS2)를 반전출력하여 제5 노드(N5)로 버퍼 인에이블 신호(Buf-en)를 발생시키는 제8 인버터로 구성된다.
상기 입력버퍼(9)는 게이트가 상기 제5 노드(N5)에 접속되고 전원전압 단자와 제6 노드(N6) 사이에 연결되는 제3 피모스형 트랜지스터(MP3)와, 상기 제3 피모스형 트랜지스터(MP3)와 병렬접속되며 게이트가 상기 제6 노드(N6)에 연결되는 제4 피모스형 트랜지스터(MP4)와, 게이트가 상기 제5 노드(N5)에 접속되며 상기 전원전압 단자와 제7 노드(N7) 사이에 연결되는 제6 피모스형 트랜지스터(MP6)와, 상기 제6 피모스형 트랜지스터(MP6)와 병렬접속되며 게이트가 상기 제6 노드(N6)에 연결되는 제5 피모스형 트랜지스터(MP5)와, 게이트로 기준전압이 인가되고 상기 제6 노드(N6)와 제8 노드(N8) 사이에 접속되는 제3 엔모스형 트랜지스터(MN3)와, 게이트로 외부 어드레스 신호(an)가 인가되고 상기 제7 노드(N7)와 상기 제8 노드(N8) 사이에 접속되는 제4 엔모스형 트랜지스터(MN4)와, 게이트가 상기 제5 노드(N5)에 접속되고 상기 제8 노드(N8)와 접지전압 단자 사이에 연결되는 제5 엔모스형 트랜지스터(MN5)와, 상기 제7 노드(N7)의 전위를 반전출력하여 내부 어드레스 신호(an-int)를 발생시키는 제9 인버터로 구성된다.
상기 내부 프리차지 발생부(4)는 상기 제1 지연부(3-1)의 출력단인 제9 노드상의 전위를 일정시간 지연하여 반전출력하는 제10, 제11, 제12 인버터(IV10, IV11, IV12)가 직렬접속되어 이루어지는 제2 지연부(4-1)와, 상기 제2 지연부(4-1) 출력 및 상기 제9 노드상의 전위를 논리연산하는 낸드 게이트와, 상기 낸드 게이트(ND) 출력전위를 반전출력하여 상기 제2 라스 발생부(6)를 구성하는 제2 피모스형 트랜지스터(MP2) 게이트 단자로 출력하는 제13 인버터(IV13)로 구성된다.
커맨드 디코더에서는 외부에서 입력되는 신호들(/CS, /RAS, /CAS, /WE)을 이용하여 소자의 내부에서 사용되는 커맨드 신호들(pcg, atv, ref)을 만드는 장치로. 리프레쉬 커맨드(ref)는 클럭신호의 라이징 에지에서 /CS=LOW, /RAS=LOW, /CAS=LOW, /WE=HIGH인 상황에서 만들어진다.
상기 제1 라스 발생부는 내부에서 사용되는 로오 어드레스 패스회로를 제어하는 제1 라스를 만드는 장치로. 정상동작시에는 액티브 커맨드(atv)에 의하여 시작되고 내부 프리차지 신호(pcg-int)의 인에이블 타이밍에 맞춰 입력되는 프리차지 커맨드에 의하여 로오 어드레스 패스회로를 프리차지시키는 회로이다.
상기 제2 라스 발생부는 리프레쉬 동작시 리프레쉬 커맨드(ref)에 의하여 시작되고 내부 프리차지 신호(pcg-int)에 의하여 디세이블되는 제2 라스(RAS2)를 만드는 회로이다.
상기 내부 라스 발생부는 제1 라스(RAS1)와 제2 라스(RAS2)로부터 내부 라스신호(RAS-int)를 만드는 회로이다.
상기 제1 지연부(3-1)는 내부 프리차지 신호(pcg-int)를 만들기 위하여 제2 라스(RAS2)의 지연신호를 만드는 장치이다.
상기 내부 프리차지 발생부는 리프레쉬 동작시 내부 프리차지 신호(pcg-int)를 만들기 위하여 제2 라스(RAS2)의 지연신호를 이용하여 논리조합하는 장치이다.
상기 입력버퍼 제어부는 리프레쉬 동작시 입력버퍼를 디세이블시키는 장치이다.
상기 입력버퍼는 외부 어드레스 신호(an)를 받아 내부 어드레스 신호(an-int)를 만드는 장치이다.
상기한 구성을 갖는 본 발명의 일실시예에 따른 자동 리프레쉬 회로의 동작을 살펴보면 다음과 같다.
액티브 동작시 액티브 커맨드(atv)가 입력되어 제1 엔모스형 트랜지스터(MN1)가 턴온된다.
따라서, 제1 노드(N1)는 로우레벨을 갖는다.
제1 래치부(5-1)는 상기 제1 노드(N1)의 로우레벨을 래치 및 반전출력하여 상기 내부 라스 발생부로 하이레벨을 출력한다.
따라서, 내부 라스 발생부는 하이레벨의 내부 라스신호(RAS-int)를 출력하여 로오 패스회로를 구동한다.
다음, 리프레쉬 동작시 리프레쉬 커맨드가 입력되어 제2 엔모스형 트랜지스터(MN2)를 턴온시킨다.
따라서 제3 노드(N3)는 로우레벨을 갖는다.
제2 래치부(6-1)에서는 상기 제3 노드(N3)의 로우레벨을 래치 및 반전시켜 하이레벨의 제2 라스(RAS2)를 발생시킨다.
상기 내부 라스 발생부에서는 하이레벨의 상기 제2 라스(RAS2)를 입력받으므로 하이레벨의 내부 라스신호(RAS-int)를 출력한다.
따라서, 하이레벨의 상기 내부 라스신호(RAS-int)에 의해 구동되는 로오 패스회로에 의해 셀에 저장되어 있는 데이터들은 순차적으로 리프레쉬 과정으로 진입한다.
한편, 상기 입력버퍼 제어부는 하이레벨의 상기 제2 라스(RAS2)를 반전시켜 입력버퍼로 출력하므로 어드레스 입력버퍼에서는 제3 피모스형 트랜지스터(MP3) 및 제6 피모스형 트랜지스터(MP6)를 턴온시키고, 제5 엔모스형 트랜지스터(MN5)를 턴오프시켜 입력버퍼가 리프레쉬 동작에서 디세이블되도록 제어한다.
이후, 상기 제1 지연부(3-1)에서는 상기 제2 라스(RAS2)를 일정시간 지연시켜 내부 프리차지 발생부로 출력한다.
상기 내부 프리차지 발생부에서는 상기 제1 지연부(3-1)의 지연신호와 이를 다시 일정시간 지연 및 반전시키는 제2 지연부(4-1)의 출력을 낸드 연산하여 내부 프리차지 신호(pcg-int)를 인에이블시킨다.
상기 내부 프리차지 신호(pcg-int)는 피드백 루프를 통해 상기 제2 라스 발생부를 구성하는 제2 피모스형 트랜지스터(MP2)를 턴온시킨다.
따라서, 상기 제3 노드(N3)는 로우레벨에서 하이레벨로 천이되고, 상기 제2 래치부(6-1)에서는 상기 제3 노드(N3)의 하이레벨을 래치 및 반전시켜 로우레벨의 제2 라스(RAS2)를 발생시킨다.
한편, 상기 내부 프리차지 신호(pcg-int)의 인에이블 타이밍에 맞춰 프리차지 커맨드가 제1 라스 발생부에 입력된다.
이에 따라 상기 제1 라스(RAS1)는 로우레벨을 갖게 되고, 상기 제2 라스(RAS2)의 로우레벨과 함께 상기 내부 라스 발생부에서 논리조합되어 내부 라스신호(RAS-int)를 디세이블시키므로써 전체 시스템은 프리차지 모드로 진입한다.
도 4는 지금까지 설명한 리프레쉬 동작관계를 요약하여 도시한 동작타이밍도이다.
(a)에 도시된 바와 같이 리프레쉬 커맨드가 입력되면 제2 라스(RAS2)가 인에이블되고, 이어 (b)에 도시된 바와 같이 내부 라스 발생부에 의해 내부 라스신호(RAS-int)가 인에이블된다.
이때 입력버퍼 제어부에 의해 버퍼 인에이블 신호(Buf-en)는 (d)에 도시된 바와 같이 디세이블되어 입력버퍼를 제어한다.
이후, (c)에 도시된 바와 같이 제1 지연부(3-1)에 의해 딜레이된 신호와 제2 지연부(4-1)에 의해 딜레이된 신호가 낸드 연산되어 일정시간 후에 내부 프리차지 신호(pcg-int)를 인에이블시켜 리프레쉬 동작을 종료시킨다.
이때 입력버퍼 제어부(8)의 출력인 버퍼 인에이블 신호(Buf-en)는 리프레쉬 동작이 완료될 때 까지 디세이블 상태에 있게 된다.
이것은 제1 지연부(3-1)와 제2 지연부(4-1)의 조합으로 조절가능하다.
이상에서 살펴본 바와 같이, 본 발명은 리프레쉬 동작시 리프레쉬 커맨드(ref)에 의해 내부에서 발생된 어드레스를 이용하여 리프레쉬 동작을 수행하고, 일정 지연시간 이후에 내부 지연회로의 출력신호를 사용하여 내부 프리차지 신호(pcg-int)를 발생시켜 리프레쉬 동작을 끝낸다.
또한, 리프레쉬 동작구간 동안 제2 라스(RAS-int)를 이용하여 입력버퍼(9)를 디세이블시킨다.
이렇게하므로써, 종래의 회로와는 달리 리프레쉬 동작시 어드레스 입력버퍼에서 발생되는 전력소모를 방지할 수가 있다.
이상에서 살펴본 바와 같이, 본 발명은 리프레쉬 동작시 내부 라스신호를 이용하여 입력버퍼를 제어하므로써 커런트 소모를 방지하는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래기술에 따른 자동 리프레쉬 회로.
도 2는 본 발명의 일실시예에 따른 자동 리프레쉬 회로.
도 3은 상기 도 1에 대한 동작타이밍도.
도 4는 상기 도 2에 대한 자동 리프레쉬 회로.
<도면의 주요부분에 대한 부호의 설명>
1 : 커맨드 디코더 2, 7 : 내부 라스 발생부
3, 3-1 : 제1 지연부 4 : 내부 프리차지 발생부
5 : 제1 라스 발생부 6 : 제2 라스 발생부
8 : 입력버퍼 제어부 9 : 입력버퍼
4-1, 4-2 : 제2 지연부 2-1 : 래치부
5-1 : 제1 래치부 6-1 : 제2 래치부
/CS :칩 선택신호
/RAS : 로오 어드레스 스트로우브 신호
/CAS : 컬럼 어드레스 스트로우브 신호 /WE : 라이트 인에이블 신호
pcg : 프리차지 커맨드 atv : 액티브 커맨드
ref : 리프레쉬 커맨드 RAS1 : 제1 라스
RAS2 : 제2 라스 RAS-int : 내부 라스신호
Buf-en : 버퍼 인에이블 신호 an : 외부 어드레스 신호
an-int :내부 어드레스 신호 pcg-int : 내부 프리차지 신호

Claims (3)

  1. 액티브 커맨드와 프리차지 커맨드에 의해 제1 라스를 출력하는 제1 라스 발생수단과,
    리프레쉬 커맨드와 피드백 루프를 통해 입력되는 내부 프리차지 신호에 의해 제2 라스를 출력하는 제2 라스 발생수단과,
    상기 제1 라스 및 제2 라스를 논리연산하여 내부 라스신호를 출력하는 내부 라스 발생수단과,
    상기 제2 라스를 일정시간 지연시켜 출력하는 지연수단과,
    상기 지연수단의 출력전위를 이용하여 내부 프리차지 신호를 발생시켜 피드백 루프를 통해 상기 제2 라스 발생수단으로 출력하는 내부 프리차지 발생수단과,
    외부로부터 입력되는 어드레스 신호에 의해 시모스 레벨의 내부 어드레스를 출력하는 입력버퍼를 포함하는 반도체 메모리 소자의 데이터 리프레쉬 입력장치에 있어서;
    리프레쉬 동작시 리프레쉬 커맨드에 의해 발생되는 상기 제2 라스를 이용하여 상기 입력버퍼를 디세이블시키는 입력버퍼 제어수단을 상기 제2 라스 발생수단 출력단과 상기 입력버퍼 입력단 사이에 구비하는 것을 특징으로 하는 반도체 메모리 소자의 데이터 리프레쉬 입력장치.
  2. 제 1 항에 있어서,
    상기 입력버퍼 제어수단은 홀수개의 인버터를 구비함을 특징으로 하는 반도체 메모리 소자의 데이터 리프레쉬 입력장치.
  3. 제 1 항에 있어서,
    상기 지연수단은 리프레쉬 동작이 완료된 후에 내부 프리차지 신호가 인에이블되도록 구성되는 것을 특징으로 하는 반도체 메모리 소자의 데이터 리프레쉬 입력장치.
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