KR100780622B1 - 반도체메모리소자의 데이터 입력장치 - Google Patents

반도체메모리소자의 데이터 입력장치 Download PDF

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Abstract

본 발명은 밴드폭의 설정에 따라 발생되는 불필요한 전류소모를 줄일 수 있는 반도체메모리소자의 데이터 입력장치를 제공하기 위한 것으로, 이를 위한 본 발명으로 데이터의 밴드폭을 설정하기 위한 밴드폭신호를 인가받아 내부 밴드폭신호로 출력하기 위한 밴드폭 신호 입력수단; 인가되는 데이터의 동기를 위한 데이터스트로브신호에 동기되어 동기화신호 및 제한-동기화신호를 생성하되, 상기 제한-동기화신호의 활성화를 상기 내부 밴드폭신호를 통해 제한하여 생성하기 위한 동기화 제어수단; 상기 동기화신호에 응답하여 상기 데이터를 정렬하기 위한 제1 데이터 입력수단; 및 상기 제한-동기화신호 및 상기 내부 밴드폭신호에 응답하여 상기 데이터를 정렬하기 위한 제2 데이터 입력수단을 구비하는 반도체메모리소자의 데이터 입력장치를 제공한다.
데이터, 밴드폭, 전류, 선택적 구동, 래치

Description

반도체메모리소자의 데이터 입력장치{DATA INPUT DEVICE OF SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래기술에 따른 반도체메모리소자의 데이터 입력장치의 블록 구성도.
도 2는 도 1의 신호 생성부의 내부 회로도.
도 3은 도 1의 제5 데이터 입력부의 내부 회로도.
도 4는 도 3의 지연부의 내부 회로도.
도 5는 본 발명의 일 실시 예에 따른 반도체메모리소자의 데이터 입력장치의 블록 구성도.
도 6은 도 5의 제2 신호 생성부의 내부 회로도.
도 7은 도 5의 제5 데이터 입력부의 내부 회로도.
도 8은 도 7의 지연부의 내부 회로도.
도 9는 도 7의 제1 래치의 내부 회로도.
도 10은 반도체메모리소자가 데이터 밴드폭으로 X8과 X16을 지원하는 경우에 따른 데이터 입력장치의 블록 구성도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 동기화 제어부
200 : 밴드폭 신호 입력부
300, 500 : 데이터 입력부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 적은 전류소모를 갖는 반도체메모리소자의 데이터 입력장치에 관한 것이다.
일반적으로 반도체메모리소자에 인가되는 데이터는 유효한 데이터가 인가되고 있음을 알려주는 데이터스트로브신호에 동기된다. 이때, 인가되는 데이터가 복수 비트인 경우, 각 비트를 감지할 수 있도록 데이터스트로브신호의 에지에 동기되어 데이터가 인가된다.
한편, 하나의 반도체메모리소자는 밴드폭신호의 설정을 통해 데이터 밴드폭 X4, X8 또는 X16를 모두 지원할 수 있도록 설계된다. 따라서, 설정된 밴드폭에 따라 특정 데이터 핀을 통해 인가되는 데이터는 유효한 반면, 이외의 데이터 핀을 통해 인가되는 데이터는 유효하지 않게 된다.
따라서, 반도체메모리소자의 데이터 입력장치는 설정된 밴드폭에 따라 선택적으로 데이터 핀을 통해 인가되는 데이터를 정렬하게 되는데, 이에 관해 도면을 참조하여 구체적으로 살펴보도록 한다.
도 1은 종래기술에 따른 반도체메모리소자의 데이터 입력장치의 블록 구성도이다.
도 1을 참조하면, 종래기술에 따른 반도체메모리소자의 데이터 입력장치는 데이터스트로브신호(DQS_PAD)의 라이징 에지 및 폴링 에지에 동기된 제1 및 제2 동기화신호(DQSRP, DQSFP)를 생성하기 위한 동기화 제어부(10)와, 밴드폭신호(IOX4_PAD)를 인가받아 내부 밴드폭신호(X4I)를 생성하기 위한 밴드폭 신호 입력부(20)와, 제1 및 제2 동기화신호(DQSRP, DQSFP)에 응답하여 해당 데이터 핀으로 인가되는 데이터를 인가받기 위한 제1 내지 제4 데이터 입력부(30, 40, 50, 60)와, 내부 밴드폭신호(X4I)의 비활성화 시 제1 및 제2 동기화신호(DQSRP, DQSFP)에 응답하여 해당 데이터 핀으로 인가되는 데이터를 인가받기 위한 제5 내지 제8 데이터 입력부(70, 80, 90, 95)를 구비한다.
그리고 동기화 제어부(10)는 데이터스트로브신호(DQS_PAD)를 인가받기 위한 신호 입력부(12)와, 신호 입력부(12)의 내부 데이터스트로브신호(DQSI)의 라이징 에지 및 폴링 에지에 동기된 제1 및 제2 동기화신호(DQSRP, DQSFP)를 출력하기 위한 신호 생성부(14)를 포함한다.
도 2는 도 1의 신호 생성부(14)의 내부 회로도이다.
도 2를 참조하면, 신호 생성부(14)는 내부 데이터스트로브신호(DQSI)를 반전시키기 위한 인버터(I1)와, 인버터(I1)의 출력신호를 전달하기 위한 트랜스퍼 게이트(TG1)와, 인버터(I1)의 출력신호를 반전시키기 위한 인버터(I2)와, 인버터(I2)의 출력신호를 지연시키기 위한 제1 단위지연(14a)과, 제1 단위지연(14a)의 출력신호를 반전시켜 제1 동기화신호(DQSRP)로 출력하기 위한 인버터(I3)와, 트랜스퍼 게이트(TG1)의 출력신호를 지연시키기 위한 제2 단위지연(14b)과, 제2 단위지연(14b)의 출력신호를 반전시켜 제2 동기화신호(DQSFP)로 출력하기 위한 인버터(I4)를 구비한다.
즉, 신호 생성부(14)는 내부 데이터스트로브신호(DQSI)의 인가 시 항상 라이징 에지 및 폴링 에지에 동기된 제1 및 제2 동기화신호(DQSRP, DQSFP)를 생성한다.
도 3은 도 1의 제5 데이터 입력부(70)의 내부 회로도이다.
도 3을 참조하면, 제5 데이터 입력부(70)는 쓰기정보신호(WT)와 내부 밴드폭신호(X4I)에 응답하여 내부 데이터(DIN)를 인가받기 위한 버퍼(71)와, 제1 및 제2 동기화신호(DQSRP, DQSFP)를 지연시켜 출력하기 위한 지연부(72)와, 순차적으로 인가되는 버퍼(71)의 출력신호를 제1 및 제2 지연-동기화신호(DQSRPD, DQSFPD)의 에지에 동기되어 저장하여 4비트의 병렬 데이터(ARD1, ARD0, AFD1, AFD0)로 출력하기 위한 래치부(73)를 구비한다.
래치부(73)를 구체적으로 살펴보면, 버퍼(71)의 정/부 출력(IN, INB)을 제1 지연-동기화신호(DQSRPD)에 응답하여 저장하기 위한 제1 래치(73a)와, 제2 지연-동기화신호(DQSFPD)에 응답하여 제1 래치(73a)의 출력 데이터를 저장하여 제1 병렬 데이터(ARD1)로 출력하기 위한 제2 래치(73b)와, 제2 지연-동기화신호(DQSFPD)에 응답하여 버퍼(71)의 정/부 출력(IN, INB)을 저장하여 제2 병렬 데이터(AFD1)로 출력하기 위한 제3 래치(73c)와, 제1 지연-동기화신호(DQSRPD)에 응답하여 제1 병렬 데이터(ARD1)를 저장하기 위한 제4 래치(73d)와, 제1 지연-동기화신호(DQSRPD)에 응답하여 제2 병렬 데이터(AFD1)를 저장하기 위한 제5 래치(73e)와, 제2 지연-동기화신호(DQSFPD)에 응답하여 제4 래치(73d)의 출력 데이터를 저장하여 제3 병렬 데이터(ARD0)로 출력하기 위한 제6 래치(73f)와, 제2 지연-동기화신호(DQSFPD)에 응답하여 제5 래치(73e)의 출력 데이터를 저장하여 제4 병렬 데이터(AFD0)로 출력하기 위한 제7 래치(73g)를 포함한다.
도 4는 도 3의 지연부(72)의 내부 회로도이다.
도 4를 참조하면, 지연부(72)는 제1 동기화신호(DQSRP)를 반전시키기 위한 인버터(I5)와, 인버터(I5)의 출력신호를 소정시간 지연시키기 위한 제1 단위지연(72a)과, 제1 단위지연(72a)의 출력신호를 반전시켜 제1 지연-동기화신호(DQSRPD)로 출력하기 위한 인버터(I7)와, 제2 동기화신호(DQSFP)를 반전시키기 위한 인버터(I6)와, 인버터(I6)의 출력신호를 소정시간 지연시키기 위한 제2 단위지연(72b)과, 제2 단위지연(32b)의 출력신호를 반전시켜 제2 지연-동기화신호(DQSFPD)로 출력하기 위한 인버터(I8)를 구비한다.
다음에서는 도 3 및 도 4에 도시된 데이터 입력부의 동작을 살펴보도록 한다.
버퍼(71)는 내부 밴드폭신호(X4I)가 비활성화되고 쓰기정보신호(WT)의 활성화되면 내부 데이터(DIN)를 인가받는다. 그리고 지연부(72)는 인가되는 제1 및 제2 동기화신호(DQSRP, DQSFP)를 각각 소정시간 지연시켜 제1 및 제2 지연-동기화신호(DQSRPD, DQSFPD)로 출력한다.
먼저, 제1 래치(73a)는 제1 지연-동기화신호(DQSRPD)의 활성화에 응답하여 버퍼(71)의 정/부 출력(IN, INB)을 저장하며, 이어 활성화되는 제2 지연-동기화신호(DQSFPD)의 활성화에 응답하여 제1 래치(73a)에 저장된 데이터와 버퍼(71)의 정/부 출력(IN, INB)을 각각 제2 및 제3 래치(73b, 73c)에 저장된다. 다음에 활성화되는 제1 지연-동기화신호(DQSRPD)에 응답하여 제4 및 제5 래치(73d, 73e)는 제2 및 제3 래치(73b, 73c)에 저장된 데이터를 저장하며, 제1 래치(73a)는 버퍼(71)의 정/부 출력(IN, INB)을 저장한다. 또한, 제2 지연-동기화신호(DQSFPD)의 활성화 시 제2 및 제3 래치(73b, 73c)는 제1 래치(73a)에 저장된 데이터와 버퍼(71)의 정/부 출력(IN, INB)을 통해 인가되는 데이터를 저장하며, 제6 및 제7 래치(73f, 73g)는 제4 및 제5 래치(73d, 73e)에 저장된 데이터를 저장한다.
따라서, 제5 데이터 입력부(70)는 내부 밴드폭신호(X4I)가 비활성화되고 쓰기정보신호(WT)가 활성화되면, 순차적으로 활성화되는 제1 및 제2 동기화신호(DQSRP, DQSFP)에 응답하여 내부 데이터(DIN)를 2열 형태로 배치된 복수의 래치를 통해 저장한다. 이렇게, 제2, 제3, 제6 및 제7 래치(73b, 73c, 73f, 73g)에 저장된 데이터를 제1 내지 제4 병렬 데이터(ARD1, AFD1, ARD0, AFD0)로 출력한다.
한편, 내부 밴드폭신호(X4I)가 활성화되는 경우, 제5 데이터 입력부(70) 내 버퍼(71)가 구동되지 않으므로, 내부 데이터가 인가되지 않는다.
참고적으로, 제5 내지 제8 데이터 입력부는 도 3 및 도 4에 도시된 바와 같은 동일한 회로적 구현 및 구동을 갖는다. 또한, 제1 내지 제4 데이터 입력부는 내부 밴드폭신호(X4I)를 인가받지 않는 점만이 다르다.
그러므로, 도 1내지 도 4에 도시된 바와 같은 반도체메모리소자의 데이터 입력장치는 밴드폭이 X8로 설정된 경우에는 제1 내지 제8 데이터 입력부가 제1 및 제2 동기화신호에 응답하여 해당 데이터 핀을 통해 인가되는 데이터를 정렬하여 출력한다.
또한, 밴드폭이 X4로 설정된 경우에는 밴드폭 신호 생성부에 의해 내부 밴드폭신호가 활성화되어, 제5 내지 제8 데이터 입력부가 해당 데이터 핀으로 인가되는 데이터를 인가받지 않는다. 제1 내지 제4 데이터 입력부는 밴드폭과 관계없이 해당 데이터 핀으로 인가되는 데이터를 정렬한다.
이와같이, 밴드폭의 설정에 따라 데이터 입력부의 구동을 제어하는 이유는 밴드폭이 X4로 설정되게 되면 데이터 핀 DQ0 ~ DQ3으로 인가되는 데이터는 유효하지만, DQ4 ~ DQ7로 인가되는 데이터는 유효하지 않기 때문으로, 유효하지 않은 데이터를 인가받는 데이터 입력부의 구동을 제한하므로서, 이로인한 전류소모를 줄이기 위한 것이다.
그런데, 밴드폭에 따라 구동이 제한되는 제5 내지 제8 데이터 입력부를 보면 내부 밴드폭신호에 의해 버퍼가 턴오프되므로 내부 데이터가 인가되지 않으나, 여전히 제1 및 제2 동기화신호가 활성화되기 때문에 래치가 구동되어 전류를 소모하는 것을 알 수 있다.
이와같이, 전술한 종래기술에 따른 반도체메모리소자의 데이터 입력장치는 유효한 데이터가 인가되지 않음에도 액티브되는 데이터 입력부 내 래치에 의해 불필요한 전류소모가 발생한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 밴드폭의 설정에 따라 발생되는 불필요한 전류소모를 줄일 수 있는 반도체메모리소자의 데이터 입력장치를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 반도체메모리소자의 데이터 입력장치는 데이터의 밴드폭을 설정하기 위한 밴드폭신호를 인가받아 내부 밴드폭신호로 출력하기 위한 밴드폭 신호 입력수단; 인가되는 데이터의 동기를 위한 데이터스트로브신호에 동기되어 동기화신호 및 제한-동기화신호를 생성하되, 상기 제한-동기화신호의 활성화를 상기 내부 밴드폭신호를 통해 제한하여 생성하기 위한 동기화 제어수단; 상기 동기화신호에 응답하여 상기 데이터를 정렬하기 위한 제1 데이터 입력수단; 및 상기 제한-동기화신호 및 상기 내부 밴드폭신호에 응답하여 상기 데이터를 정렬하기 위한 제2 데이터 입력수단을 구비한다.
본 발명의 다른 측면에 따른 반도체메모리소자의 데이터 입력장치는 인가되는 데이터의 동기를 위한 데이터스트로브신호의 에지에 동기된 동기화신호를 생성하기 위한 위한 제1 동기화 제어수단; 데이터의 밴드폭을 설정하기 위한 밴드폭신호에 응답하여 상기 데이터스트로브신호의 에지에 동기된 제한-동기화신호를 생성하기 위한 제2 동기화 제어수단; 상기 동기화신호에 응답하여 데이터를 정렬하기 위한 제1 데이터 입력수단; 및 상기 제한-동기화신호 및 상기 내부 밴드폭신호에 응답하여 상기 데이터를 정렬하기 위한 제2 데이터 입력수단을 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 5는 본 발명의 일 실시 예에 따른 반도체메모리소자의 데이터 입력장치의 블록 구성도이다.
도 5를 참조하면, 반도체메모리소자의 데이터 입력장치는 밴드폭신호(IOX4_PAD)를 인가받아 내부 밴드폭신호(X4I)로 출력하기 위한 밴드폭 신호 입력부(200)와, 데이터스트로브신호(DQS_PAD)와 내부 밴드폭신호(X4I)를 인가받아 제한-동기화신호(DQSRP_CT, DQSFP_CT)와 동기화신호(DQSRP, DQSFP)를 생성하기 위한 동기화 제어부(100)와, 동기화신호(DQSRP, DQSFP)에 응답하여 데이터를 정렬하기 위한 복수의 데이터 입력부(300)와, 제한-동기화신호(DQSRP_CT, DQSFP_CT) 및 내부 밴드폭신호(X4I)에 응답하여 데이터를 정렬하기 위한 데이터 입력부(500)를 구비한다.
그리고 동기화 제어부는(100)는 데이터스트로브신호(DQS_PAD)를 인가받기 위한 신호 입력부(120)와, 신호 입력부(120)의 내부 데이터스트로브신호(DQSI)의 라이징 에지 및 폴링 에지에 동기된 제1 및 제2 동기화신호(DQSRP, DQSFP)를 출력하기 위한 제1 신호 생성부(140)와, 내부 밴드폭신호(X4I)에 응답하여 내부 데이터스트로브신호(DQSI)의 라이징 및 폴링 에지에 동기된 제1 및 제2 제한-동기화신호 (DQSRP_CT, DQSFP_CT)를 출력하기 위한 제2 신호 생성부(160)를 포함한다.
본 발명에 따른 데이터 입력장치의 동작을 간략히 살펴보도록 한다.
먼저, 밴드폭 신호 입력부(200)는 밴드폭신호(IOX4_PAD)를 인가받아 내부전압 레벨의 내부 밴드폭신호(X4I)로 출력한다.
그리고 동기화 제어부(100)는 데이터스트로브신호(DQS_PAD)의 라이징 에지 및 폴링 에지에 동기된 동기화신호(DQSRP, DQSFP)를 생성하며, 내부 밴드폭신호(X4I)의 비활성화 시 데이터스트로브신호(DQS_PAD)에 동기된 제한-동기화신호(DQSRP_CT, DQSFP_CT)를 생성한다. 또한, 내부 밴드폭신호(X4I)의 활성화 시에는 데이터스트로브신호(DQS_PAD)의 활성화 여부에 관계없이 제한-동기화신호(DQSRP_CT, DQSFP_CT)를 항상 비활성화시킨다.
따라서, 동기화신호(DQSRP, DQSFP)를 인가받는 복수의 데이터 입력부(300)는 동기화신호(DQSRP, DQSFP)의 활성화 시에는 항상 인가되는 데이터를 정렬하여 출력한다. 그러나, 제한-동기화신호(DQSRP_CT, DQSFP_CT)를 인가받는 복수의 데이터 입력부(500)는 내부 밴드폭신호(X4I)의 활성화 여부에 따라 구동되거나, 혹은 구동되지 않는다.
전술한 바와 같이, 발명에 따른 데이터 입력장치는 신호 입력부(120)와 제1 신호 생성부(140)를 통해 밴드폭과 관계없이 데이터스트로브신호(DQS_PAD)의 인가 시 항상 활성화되는 동기화신호(DQSRP, DQSFP)를 생성하여, 데이터 입력부(300)가 항상 액티브되도록 한다. 또한, 밴드폭신호 생성부(200)와 제2 신호 생성부(160)를 통해 밴드폭의 설정에 따라 활성화되거나 비활성화되는 제한-동기화신호(DQSRP_CT, DQSFP_CT)를 생성하므로서, 밴드폭에 따라 데이터 입력부(500)의 구동을 제한한다.
즉, 데이터 입력부를 구동시키기 위한 신호를 밴드폭신호에 의해 활성화되는 제한-동기화신호와, 이와 관계없이 항상 활성화되는 동기화신호로 나누므로서, 밴드폭의 설정에 따라 유효하지 않은 데이터를 인가받는 데이터 입력부(500)의 구동을 제한한다.
다음에서는 제한-동기화신호(DQSRP_CT, DQSFP_CT)를 생성하는 제2 신호생성부(160)에 대해 도면을 참조하여 살펴보도록 한다.
도 6은 도 5의 제2 신호 생성부(160)의 내부 회로도이다.
도 6을 참조하면, 제2 신호 생성부(160)는 내부 데이터스트로브신호(DQSI)와 내부 밴드폭신호(X4I)를 인가받기 위한 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력신호를 반전시키기 위한 인버터(I9)와, 인버터(I9)의 출력신호를 반전시키기 위한 인버터(I10)와, 인버터(I9)의 출력신호를 전달하기 위한 트랜스퍼게이트(TG2)와, 인버터(I10)의 출력신호를 소정시간 지연시키기 위한 제1 단위지연(162)과, 트랜스퍼게이트(TG2)의 출력신호를 소정시간 지연시키기 위한 제2 단위지연(164)과, 제1 단위지연(162)의 출력신호를 반전시켜 제1 제한-동기화신호(DQSRP_CT)로 출력하기 위한 인버터(I11)와, 제2 단위지연(164)의 출력신호를 반전시켜 제2 제한-동기화신호(DQSFP_CT)로 출력하기 위한 인버터(I12)를 포함한다.
다음으로 제2 신호 생성부(160)의 동작을 간략히 살펴보면, 제2 신호 생성부(160)는 내부 밴드폭신호(X4I)가 활성화되는 경우 제1 및 제2 제한-동기화신호(DQSRP_CT, DQSFP_CT)를 비활성화시키며, 내부 밴드폭신호(X4I)가 비활성화될 때에 는 내부 데이터스트로브신호(DQSI)의 라이징 에지 및 폴링 에지에 동기시켜 각각 제1 및 제2 제한-동기화신호(DQSRP_CT, DQSFP_CT)를 활성화시킨다.
다음에서는 제1 및 제2 제한-동기화신호(DQSRP_CT, DQSFP_CT)를 인가받는 데이터 입력부(500)를 도면을 참조하여 구체적으로 살펴보도록 한다. 참고적으로, 제5 내지 제8 데이터 입력부는 동일한 회로적 구현을 가지므로, 제5 데이터 입력부(400)를 예로서 살펴보도록 한다.
도 7은 도 5의 제5 데이터 입력부(400)의 내부 회로도이다.
도 7를 참조하면, 제5 데이터 입력부(400)는 쓰기정보신호(WT)와 내부 밴드폭신호(X4I)에 응답하여 내부 데이터(DIN)를 인가받기 위한 버퍼(420)와, 내부 밴드폭신호(X4I)에 응답하여 제1 및 제2 제한-동기화신호(DQSRP_CT, DQSFP_CT)를 지연시켜 출력하기 위한 지연부(440)와, 순차적으로 인가되는 버퍼(420)의 출력신호를 제1 및 제2 지연-제한동기화신호(DQSRPD_CT, DQSFPD_CT)의 에지에 동기시켜 저장하여 4비트의 병렬 데이터(ARD1, ARD0, AFD1, AFD0)로 출력하기 위한 래치부(460)를 구비한다.
래치부(460)를 구체적으로 살펴보면, 버퍼(420)의 정/부 출력(IN, INB)을 제1 지연-제한동기화신호(DQSRPD_CT)에 응답하여 저장하기 위한 제1 래치(461)와, 제2 지연-제한동기화신호(DQSFPD_CT)에 응답하여 제1 래치(461)의 출력 데이터를 저장하여 제1 병렬 데이터(ARD1)로 출력하기 위한 제2 래치(462)와, 제2 지연-제한동기화신호(DQSFPD_CT)에 응답하여 버퍼(420)의 정/부 출력(IN, INB)을 저장하여 제2 병렬 데이터(AFD1)로 출력하기 위한 제3 래치(463)와, 제1 지연-제한동기화신호 (DQSRPD_CT)에 응답하여 제1 병렬 데이터(ARD1)를 저장하기 위한 제4 래치(464)와, 제1 지연-제한동기화신호(DQSRPD_CT)에 응답하여 제2 병렬 데이터(AFD1)를 저장하기 위한 제5 래치(465)와, 제2 지연-제한동기화신호(DQSFPD_CT)에 응답하여 제4 래치(464)의 출력 데이터를 저장하여 제3 병렬 데이터(ARD0)로 출력하기 위한 제6 래치(466)와, 제2 지연-제한동기화신호(DQSFPD_CT)에 응답하여 제5 래치(465)의 출력 데이터를 저장하여 제4 병렬 데이터(AFD0)로 출력하기 위한 제7 래치(467)를 포함한다.
도 8은 도 7의 지연부(440)의 내부 회로도이다.
도 8를 참조하면, 지연부(440)는 내부 밴드폭신호(X4I)를 반전시키기 위한 인버터(I13)와, 제1 제한-동기화신호(DQSRP_CT)와 인버터(I13)의 출력신호를 입력으로 갖는 낸드게이트(ND2)와, 제2 제한-동기화신호(DQSFP_CT)와 인버터(I13)의 출력신호를 입력으로 갖는 낸드게이트(ND3)와, 낸드게이트(ND2 및 ND3)의 출력신호를 각각 소정시간 지연시키기 위한 제1 및 제2 단위지연(442, 444)과, 제1 단위지연(442)의 출력신호를 반전시켜 제1 지연-제한동기화신호(DQSRPD_CT)로 출력하기 위한 인버터(I14)와, 제2 단위지연(444)의 출력신호를 반전시켜 제2 지연-동기화신호(DQSFPD_CT)로 출력하기 위한 인버터(I15)를 포함한다.
도 9는 도 7의 제1 래치(461)의 내부 회로도이다. 참고적으로, 제1 내지 제7 래치(461, 462, 463, 464, 465, 466, 467)는 동일한 회로적 구현을 가지므로, 제1 래치를 예로서 살펴보도록 한다.
도 9를 참조하면, 제1 래치(461)는 제1 지연-제한동기화신호(DQSRPD_CT)에 응답하여 버퍼(420)의 정/ 부 출력(IN, INB)을 차동 입력으로 인가받기 위한 차동 증폭기(461a)와, 차동 증폭기(461a)의 출력신호를 드라이빙하기 위한 드라이버(461b)와, 드라이버(461b)의 출력신호를 래치하여 제1 래치(461a)의 출력신호(OUT)로 출력하기 위한 출력부(461c)를 포함한다.
도 7 내지 도 9에 도시된 제5 데이터 입력부(400)의 구동을 간략히 살펴보도록 한다.
먼저, 내부 밴드폭신호(X4I)가 비활성화되는 경우를 살펴보면, 버퍼(420)는 내부 데이터(DIN)를 인가받으며 지연부(440)는 제1 및 제2 제한-동기화신호(DQSRP_CT, DQSFP_CT)의 소정시간 지연시켜 제1 및 제2 지연-제한동기화신호(DQSRPD_CT, DQSFPD_CT)로 출력한다.
따라서, 제1 및 제7 래치(461, 462, 463, 464, 465, 466, 467)는 제1 및 제2 지연-제한동기화신호(DQSRPD_CT, DQSFPD_CT)에 동기되어 버퍼(420)의 정/부 출력(IN, INB)을 저장하여 제1 내지 제4 병렬 데이터(ARD1, AFD1, ARD0, AFD0)로 출력한다.
또한, 내부 밴드폭신호(X4I)가 활성화되는 경우를 살펴보면, 버퍼(420)는 내부 데이터(DIN)를 인가받지 않으며, 지연부(440)는 제1 및 제2 지연-제한 동기화신호(DQSRPD_CT, DQSFPD_CT)를 비활성화시킨다.
따라서, 제1 및 제7 래치(461, 462, 463, 464, 465, 466, 467)는 제1 및 제2 지연-제한동기화신호(DQSRPD_CT, DQSFPD_CT)의 비활성화에 의해 구동되지 않는다.
전술한 바와 같은 구동은 제5 내지 제8 데이터 입력부에서도 동일하게 이뤄 진다.
그러므로, 본 발명에 따른 데이터 입력장치는 밴드폭이 X4로 설정되어 데이터 핀 DQ4 ~ DQ7로 유효한 데이터가 인가되지 않으면, 제한-동기화신호(DQSRP_CT, DQSFP_CT)를 비활성화시키므로 이를 인가받는 데이터 입력부(500) 내 래치가 턴오프 되도록 한다. 따라서, 종래 데이터 입력부 내 버퍼가 오프되어도 동기화신호(DQSRP, DQSFP)가 활성화되어 발생하던 래치의 구동을 방지할 수 있어, 래치의 불필요한 구동으로 인한 전류소모를 줄일 수 있다.
도 10은 반도체메모리소자가 데이터 밴드폭으로 X8과 X16을 지원하는 경우에 따른 데이터 입력장치의 블록 구성도이다.
도 10에 도시된 제2 실시 예에 따른 데이터 입력장치는 도 5에 도시된 데이터 입력장치와 동일한 구성을 갖되, 데이터 입력부의 수만이 다른 것을 알 수 있다.
즉, 제2 실시 예에 따른 데이터 입력장치는 16개의 데이터 패드를 통해 인가되는 데이터를 인가받아야 하므로 16개의 데이터 입력부를 구비한다. 그리고 그중 제1 내지 제8 데이터 입력부(700)는 밴드폭신호(IOX4_PAD)와 관계없이 항상 활성화되는 제1 및 제2 동기화신호(DQSRP, DQSFP)에 동기되어 데이터를 인가받으며, 제9 내지 제16 데이터 입력부(800)는 밴드폭신호(IOX4_PAD)에 의해 활성화가 제한되는 제1 및 제2 제한-동기화신호(DQSRP_CT, DQSFP_CT)에 동기되어 구동된다.
다시 언급하면, 밴드폭이 X16으로 설정된 경우에는 밴드폭신호(IOX4_PAD)가 비활성화되어 제1 및 제2 동기화신호(DQSRP, DQSFP)와 제1 및 제2 제한-동기화신호 (DQSRP_CT, DQSFP_CT)가 모두 활성화되어 제1 내지 제16 데이터 입력부(700, 800)가 구동된다. 그러나 밴드폭이 X8로 설정되면 밴드폭신호(IOX4_PAD)가 활성화되어 제1 및 제2 동기화신호(DQSRP, DQSFP)만이 액티브되므로, 제9 내지 제16 데이터 입력부(800)는 구동되지 않게 된다.
그러므로, 밴드폭에 따라 유효하지 않은 데이터를 인가받는 데이터 입력부 내 래치는 구동을 위한 제한-동기화신호(DQSRP_CT, DQSFP_CT)가 액티브되지 않으므로, 종래 래치의 구동으로 인한 불필요한 전류소모를 줄일 수 있다.
한편, 전술한 본 발명에서는 데이터 입력부의 수가 8개 또는 16개인 경우를 예로 들었으나, 이는 하나의 실시 예로서 밴드폭의 설정에 따라 구동신호의 활성화를 결정하여 데이터 입력부 내 래치의 구동을 제한하고자 하는 본 발명의 사상은 데이터의 비트 수에 의해 제한받지 않는다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 밴드폭의 설정에 따라 유효하지 않은 데이터를 인가받는 데이터 입력부를 턴오프시키므로, 불필요한 전류소모를 줄인다.

Claims (19)

  1. 데이터의 밴드폭을 설정하기 위한 밴드폭신호를 인가받아 내부 밴드폭신호로 출력하기 위한 밴드폭 신호 입력수단;
    데이터스트로브신호에 동기되어 동기화신호 및 제한-동기화신호를 생성하되, 상기 제한-동기화신호의 활성화를 상기 내부 밴드폭신호를 통해 제한하여 생성하기 위한 동기화 제어수단;
    상기 동기화신호에 응답하여 상기 데이터를 정렬하기 위한 제1 데이터 입력수단; 및
    상기 제한-동기화신호 및 상기 내부 밴드폭신호에 응답하여 상기 데이터를 정렬하기 위한 제2 데이터 입력수단
    을 구비하는 반도체메모리소자의 데이터 입력장치.
  2. 제1항에 있어서,
    상기 동기화 제어수단은,
    상기 데이터스트로브신호를 인가받아 내부 데이터스트로브신호로 출력하기 위한 신호 입력부와,
    상기 내부 데이터스트로브신호의 라이징 에지 및 폴링 에지에 각각 동기된 제1 및 제2 동기화신호를 출력하기 위한 제1 신호 생성부와,
    상기 내부 밴드폭신호에 응답하여 상기 내부 데이터스트로브신호의 라이징 및 폴링 에지에 각각 동기된 제1 및 제2 제한-동기화신호를 출력하기 위한 제2 신호 생성부를 포함하는 것
    을 특징으로 하는 반도체메모리소자의 데이터 입력장치.
  3. 제2항에 있어서,
    상기 제2 신호 생성부는,
    상기 내부 밴드폭신호의 활성화 시 상기 제1 및 제2 제한-동기화신호를 비활성화시키며,
    상기 내부 밴드폭신호의 비활성화 시 상기 내부 데이터스트로브신호의 라이징 에지 및 폴링 에지에 각각 동기된 상기 제1 및 제2 제한-동기화신호를 생성하는 것
    을 특징으로 하는 반도체메모리소자의 데이터 입력장치.
  4. 제3항에 있어서,
    상기 제2 신호 생성부는,
    상기 내부 데이터스트로브신호와 상기 내부 밴드폭신호를 인가받기 위한 제1 낸드게이트와,
    상기 제1 낸드게이트의 출력신호를 반전시키기 위한 제1 인버터와,
    상기 제1 인버터의 출력신호를 반전시키기 위한 제2 인버터와,
    상기 제1 인버터의 출력신호를 전달하기 위한 제1 트랜스퍼게이트와,
    상기 제2 인버터의 출력신호를 소정시간 지연시키기 위한 제1 단위지연과,
    상기 제1 트랜스퍼게이트의 출력신호를 소정시간 지연시키기 위한 제2 단위지연과,
    상기 제1 단위지연의 출력신호를 반전시켜 상기 제1 제한-동기화신호로 출력하기 위한 제3 인버터와,
    상기 제2 단위지연의 출력신호를 반전시켜 상기 제2 제한-동기화신호로 출력하기 위한 제4 인버터를 포함하는 것
    을 특징으로 하는 반도체메모리소자의 데이터 입력장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 데이터 입력수단은 상기 제1 및 제2 동기화신호에 응답하여 해당 데이터를 정렬하기 위한 복수의 데이터 입력부를 포함하며,
    상기 제2 데이터 입력수단은 상기 내부 밴드폭신호와 상기 제1 및 제2 제한-동기화신호에 응답하여 해당 데이터를 정렬하기 위한 복수의 데이터 입력부를 포함하는 것
    을 특징으로 하는 반도체메모리소자의 데이터 입력장치.
  6. 제5항에 있어서,
    상기 제2 데이터 입력수단의 데이터 입력부는,
    쓰기정보신호와 상기 내부 밴드폭신호에 응답하여 내부 데이터를 인가받기 위한 버퍼와,
    상기 내부 밴드폭신호에 응답하여 상기 제1 및 제2 제한-동기화신호를 지연시켜 제1 및 제2 지연-제한동기화신호로 출력하기 위한 지연부와,
    버퍼의 순차적인 정/부 출력를 상기 제1 및 제2 지연-제한동기화신호에 응답하여 저장하고 이를 병렬형태의 데이터로 정렬하여 출력하기 위한 래치부를 포함하는 것
    을 특징으로 하는 반도체메모리소자의 데이터 입력장치.
  7. 제6항에 있어서,
    상기 지연부는,
    상기 내부 밴드폭신호의 비활성화 시에는 상기 제1 및 제2 제한-동기화신호를 소정시간 지연시켜 상기 제1 및 제2 지연-제한동기화신호로 출력하고,
    상기 내부 밴드폭신호의 활성화 시에는 상기 제1 및 제2 지연-제한동기화신호를 비활성화 시키는 것을 특징으로 하는 반도체메모리소자의 데이터 입력장치.
  8. 제7항에 있어서,
    상기 지연부는,
    상기 내부 밴드폭신호를 반전시키기 위한 제5 인버터와,
    상기 제1 제한-동기화신호와 상기 제5 인버터의 출력신호를 입력으로 갖는 제2 낸드게이트와,
    상기 제2 제한-동기화신호와 상기 제5 인버터의 출력신호를 입력으로 갖는 제3 낸드게이트와,
    상기 제2 및 제3 낸드게이트의 출력신호를 각각 상기 소정시간 동안 지연시키기 위한 제3 및 제4 단위지연과,
    상기 제3 단위지연의 출력신호를 반전시켜 상기 제1 지연-제한동기화신호로 출력하기 위한 제6 인버터와,
    상기 제4 단위지연의 출력신호를 반전시켜 상기 제2 지연-제한동기화신호로 출력하기 위한 제7 인버터를 포함하는 것
    을 특징으로 하는 반도체메모리소자의 데이터 입력장치.
  9. 제7항에 있어서,
    상기 래치부는,
    상기 버퍼의 정/부 출력을 상기 제1 지연-제한동기화신호에 응답하여 저장하 기 위한 제1 래치와,
    상기 제2 지연-제한동기화신호에 응답하여 상기 제1 래치의 출력 데이터를 저장하여 제1 병렬 데이터로 출력하기 위한 제2 래치와,
    상기 제2 지연-제한동기화신호에 응답하여 상기 버퍼의 정/부 출력을 저장하여 제2 병렬 데이터로 출력하기 위한 제3 래치와,
    상기 제1 지연-제한동기화신호에 응답하여 상기 제1 병렬 데이터를 저장하기 위한 제4 래치와,
    상기 제1 지연-제한동기화신호에 응답하여 상기 제2 병렬 데이터를 저장하기 위한 제5 래치와,
    상기 제2 지연-제한동기화신호에 응답하여 상기 제4 래치의 출력 데이터를 저장하여 제3 병렬 데이터로 출력하기 위한 제6 래치와,
    상기 제2 지연-제한동기화신호에 응답하여 상기 제5 래치의 출력 데이터를 저장하여 제4 병렬 데이터로 출력하기 위한 제7 래치를 포함하는 것
    을 특징으로 하는 반도체메모리소자의 데이터 입력장치.
  10. 제8항에 있어서,
    상기 래치부는,
    상기 제1 또는 제2 지연-제한동기화신호에 응답하여 입력신호를 차동 입력으로 인가받기 위한 차동 증폭기와,
    상기 차동 증폭기의 출력신호를 드라이빙하기 위한 드라이버와,
    상기 드라이버의 출력신호를 래치하여 출력신호로 출력하기 위한 출력부를 포함하는 것
    을 특징으로 하는 반도체메모리소자의 데이터 입력장치.
  11. 데이터스트로브신호의 에지에 동기된 동기화신호를 생성하기 위한 위한 제1 동기화 제어수단;
    데이터의 밴드폭을 설정하기 위한 밴드폭신호에 응답하여 상기 데이터스트로브신호의 에지에 동기된 제한-동기화신호를 생성하기 위한 제2 동기화 제어수단;
    상기 동기화신호에 응답하여 데이터를 정렬하기 위한 제1 데이터 입력수단; 및
    상기 제한-동기화신호 및 상기 내부 밴드폭신호에 응답하여 상기 데이터를 정렬하기 위한 제2 데이터 입력수단
    을 구비하는 반도체메모리소자의 데이터 입력장치.
  12. 제11항에 있어서,
    상기 제2 동기화 제어수단은,
    상기 내부 밴드폭신호의 활성화 시 상기 제1 및 제2 제한-동기화신호를 비활 성화시키며,
    상기 내부 밴드폭신호의 비활성화 시 상기 내부 데이터스트로브신호의 라이징 에지 및 폴링 에지에 각각 동기된 상기 제1 및 제2 제한-동기화신호를 생성하는 것
    을 특징으로 하는 반도체메모리소자의 데이터 입력장치.
  13. 제12항에 있어서,
    상기 제2 동기화 제어수단은,
    상기 밴드폭신호를 인가받아 내부 밴드폭신호로 출력하기 위한 제1 신호 입력부와,
    상기 데이터스트로브신호를 인가받아 내부 데이터스트로브신호로 출력하기 위한 제2 신호 입력부와,
    상기 내부 밴드폭신호의 비활성화 시 상기 내부 데이터스트로브신호의 라이징 및 폴링 에지에 각각 동기된 제1 및 제2 제한-동기화신호를 출력하기 위한 제1 신호 생성부를 포함하는 것
    을 특징으로 하는 반도체메모리소자의 데이터 입력장치.
  14. 제13항에 있어서,
    상기 제1 신호 생성부는,
    상기 내부 데이터스트로브신호와 상기 내부 밴드폭신호를 인가받기 위한 제1 낸드게이트와,
    상기 제1 낸드게이트의 출력신호를 반전시키기 위한 제1 인버터와,
    상기 제1 인버터의 출력신호를 반전시키기 위한 제2 인버터와,
    상기 제1 인버터의 출력신호를 전달하기 위한 제1 트랜스퍼게이트와,
    상기 제2 인버터의 출력신호를 소정시간 지연시키기 위한 제1 단위지연과,
    상기 제1 트랜스퍼게이트의 출력신호를 소정시간 지연시키기 위한 제2 단위지연과,
    상기 제1 단위지연의 출력신호를 반전시켜 상기 제1 제한-동기화신호로 출력하기 위한 제3 인버터와,
    상기 제2 단위지연의 출력신호를 반전시켜 상기 제2 제한-동기화신호로 출력하기 위한 제4 인버터를 포함하는 것
    을 특징으로 하는 반도체메모리소자의 데이터 입력장치.
  15. 제14항에 있어서,
    상기 제1 동기화 제어수단은,
    상기 데이터스트로브신호를 인가받아 내부 데이터스트로브신호로 출력하기 위한 신호 입력부와,
    상기 내부 데이터스트로브신호의 라이징 에지 및 폴링 에지에 각각 동기된 제1 및 제2 동기화신호를 출력하기 위한 신호 생성부를 포함하는 것
    을 특징으로 하는 반도체메모리소자의 데이터 입력장치.
  16. 제11항 내지 제15항 중 어느 한 항에 있어서,
    상기 제1 데이터 입력수단은 상기 제1 및 제2 동기화신호에 응답하여 해당 데이터를 정렬하기 위한 복수의 데이터 입력부를 포함하며,
    상기 제2 데이터 입력수단은 상기 내부 밴드폭신호와 상기 제1 및 제2 제한-동기화신호에 응답하여 해당 데이터를 정렬하기 위한 복수의 데이터 입력부를 포함하는 것
    을 특징으로 하는 반도체메모리소자의 데이터 입력장치.
  17. 제16항에 있어서,
    상기 제2 데이터 입력수단의 데이터 입력부는,
    쓰기정보신호와 상기 내부 밴드폭신호에 응답하여 내부 데이터를 인가받기 위한 버퍼와,
    상기 내부 밴드폭신호에 응답하여 상기 제1 및 제2 제한-동기화신호를 지연시켜 제1 및 제2 지연-제한동기화신호로 출력하기 위한 지연부와,
    버퍼의 순차적인 정/부 출력를 상기 제1 및 제2 지연-제한동기화신호에 응답하여 저장하고 이를 병렬형태의 데이터로 정렬하여 출력하기 위한 래치부를 포함하는 것
    을 특징으로 하는 반도체메모리소자의 데이터 입력장치.
  18. 제17항에 있어서,
    상기 지연부는,
    상기 내부 밴드폭신호의 비활성화 시에는 상기 제1 및 제2 제한-동기화신호를 소정시간 지연시켜 상기 제1 및 제2 지연-제한동기화신호로 출력하고,
    상기 내부 밴드폭신호의 활성화 시에는 상기 제1 및 제2 지연-제한동기화신호를 비활성화 시키는 것을 특징으로 하는 반도체메모리소자의 데이터 입력장치.
  19. 제18항에 있어서,
    상기 지연부는,
    상기 내부 밴드폭신호를 반전시키기 위한 제5 인버터와,
    상기 제1 제한-동기화신호와 상기 제5 인버터의 출력신호를 입력으로 갖는 제2 낸드게이트와,
    상기 제2 제한-동기화신호와 상기 제5 인버터의 출력신호를 입력으로 갖는 제3 낸드게이트와,
    상기 제2 및 제3 낸드게이트의 출력신호를 각각 상기 소정시간 동안 지연시키기 위한 제3 및 제4 단위지연과,
    상기 제3 단위지연의 출력신호를 반전시켜 상기 제1 지연-제한동기화신호로 출력하기 위한 제6 인버터와,
    상기 제4 단위지연의 출력신호를 반전시켜 상기 제2 지연-제한동기화신호로 출력하기 위한 제7 인버터를 포함하는 것
    을 특징으로 하는 반도체메모리소자의 데이터 입력장치.
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