JP2009159602A - 半導体記憶装置のデータ出力回路 - Google Patents

半導体記憶装置のデータ出力回路 Download PDF

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Abstract

【課題】電源ノイズを抑制する半導体記憶装置のデータ出力回路を提供する。
【解決手段】本発明の半導体記憶装置のデータ出力回路は、第１タイミングに第１駆動データを生成する第１データ駆動手段と、前記第１駆動データをバッファリングして第１出力データを生成する第１バッファリング手段と、前記第１タイミングとは異なる第２タイミングに第２駆動データを生成する第２データ駆動手段と、および前記第２駆動データをバッファリングして第２出力データを生成する第２バッファリング手段と、を含むことを特徴とする。
【選択図】図１

Description

本発明は半導体記憶装置に関し、より詳しくは、半導体記憶装置のデータ出力回路に関するものである。
一般的に、ＤＤＲ ＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ＳＤＲＡＭ）のように進歩した半導体記憶装置は、外部クロックの立ち上がりエッジと立ち下がりエッジに各々同期してデータの入出力動作を行うことにより、より向上したデータ入出力速度を有する。このために半導体記憶装置は、データ出力動作時にＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を用いて、外部クロックの立ち上がりエッジタイムにイネーブルになるクロック（以下、立ち上がりクロック）と外部クロックの立ち下がりエッジタイムにイネーブルになるクロック（以下、立ち下がりクロック）を生成する。その後、前記立ち上がりクロックのイネーブル時に出力されるデータ（以下、立ち上がりデータ）複数個と前記立ち下がりクロックのイネーブル時に出力されるデータ（以下、立ち下がりデータ）複数個をパイプレジスタに格納しておき、順次出力することによって高速のデータ出力動作を行う（例えば特許文献１）。
半導体記憶装置は、複数のデータバッファと複数のデータストローブクロックバッファを備える。前記複数のデータバッファと複数のデータストローブクロックバッファは、各々前記立ち上がりクロックと前記立ち下がりクロックを用いることにより、出力データとデータストローブクロックの出力タイミングを一致させる動作を行う。しかし、このような動作を行うデータバッファとデータストローブクロックバッファはデータ出力回路内に相当多い数が配置されるため、任意の時点で複数のデータバッファとデータストローブクロックバッファが同時に動作すると、瞬間的にデータ出力回路が使う電源量が大きく増加する。このような現象は半導体記憶装置の全体的な電源ノイズを増加させ、電力効率を減少させる問題をもたらす。半導体記憶装置は更に低電力化に実現されつつあり、従来には大きく問題にならなかった上述した問題点が電力効率において益々大きなイッシューとして浮び上がっている。
特開平１０−２８０４１号公報
本発明は、上述した問題点を解決するために導き出されたものであり、電源ノイズを抑制する半導体記憶装置のデータ出力回路を提供することにその技術的課題がある。
上述した技術的課題を達成するための本発明の一実施形態に係る半導体記憶装置のデータ出力回路は、第１タイミングに第１駆動データを生成する第１データ駆動手段と、前記第１駆動データをバッファリングして第１出力データを生成する第１バッファリング手段と、前記第１タイミングとは異なる第２タイミングに第２駆動データを生成する第２データ駆動手段と、前記第２駆動データをバッファリングして第２出力データを生成する第２バッファリング手段と、を含むことを特徴とする。
また、本発明の他の実施形態に係る半導体記憶装置のデータ出力回路は、第１および第２タイミング制御信号を生成するタイミング制御信号生成手段と、前記第１タイミング制御信号に応答し、内部クロックと第１グローバルラインデータを用いて第１駆動データを生成する第１データ駆動手段と、前記第１駆動データをバッファリングして第１出力データを生成する第１バッファリング手段と、前記第２タイミング制御信号に応答し、前記内部クロックと第２グローバルラインデータを用いて第２駆動データを生成する第２データ駆動手段と、前記第２駆動データをバッファリングして第２出力データを生成する第２バッファリング手段と、を含むことを特徴とする。
本発明のまた他の実施形態に係る半導体記憶装置のデータ出力回路は、複数ビットのタイミング制御信号を生成するタイミング制御信号生成手段と、前記タイミング制御信号に応答し、内部クロックのタイミングを制御してタイミング制御クロックを生成するタイミング制御部と、前記タイミング制御クロックに応答し、複数ビットのデータを１ビットずつ順次駆動して駆動データを生成するデータドライバーと、を含むことを特徴とする。
本発明の半導体記憶装置のデータ出力回路は、出力データとデータ出力ストローブクロックの出力タイミングを複数単位に分散させることにより、データ出力動作時に発生するピーク電流量を減少させ電源ノイズを抑制する効果がある。
以下では添付図面に基づいて本発明の望ましい実施形態をより詳細に説明する。
図１は本発明の一実施形態に係る半導体記憶装置のデータ出力回路の構成を示すブロック図であり、８ビット単位でデータを駆動およびバッファリングする回路構成が４つ含まれたデータ出力回路を例にして示したものである。図示したデータ出力回路は本発明の一実施形態に過ぎないことを明らかにしておく。
図示したように、本発明の一実施形態に係る半導体記憶装置のデータ出力回路は、タイミング制御信号生成手段１０、第１データ駆動手段２１、第２データ駆動手段２２、第３データ駆動手段２３、第４データ駆動手段２４、第１バッファリング手段３１、第２バッファリング手段３２、第３バッファリング手段３３、および第４バッファリング手段３４を含む。
前記タイミング制御信号生成手段１０は、第１〜第４タイミング制御信号（ｔｉｍｃｎｔ１＜１：ｎ＞〜ｔｉｍｃｎｔ４＜１：ｎ＞）を生成する。ここで、前記第１〜第４タイミング制御信号（ｔｉｍｃｎｔ１＜１：ｎ＞〜ｔｉｍｃｎｔ４＜１：ｎ＞）は各々ｎビットのデジタル信号として実現され、相異なる論理値を有するように設定することができる。例えば、ｎビットの信号が第１論理値（以下、論理値‘１’）を１つだけ含む形態として実現されると、前記第１〜第４タイミング制御信号（ｔｉｍｃｎｔ１＜１：ｎ＞〜ｔｉｍｃｎｔ４＜１：ｎ＞）は各々異なる位置に論理値が‘１’である信号を含む。場合によっては、前記第１〜第４タイミング制御信号（ｔｉｍｃｎｔ１＜１：ｎ＞〜ｔｉｍｃｎｔ４＜１：ｎ＞）のうちの２つの信号ずつ互いに同一の論理値を有することもできる。前記第１〜第４タイミング制御信号（ｔｉｍｃｎｔ１＜１：ｎ＞〜ｔｉｍｃｎｔ４＜１：ｎ＞）の論理値は減少させようとする電源ノイズ量によって決定される。
前記第１データ駆動手段２１は、前記第１タイミング制御信号ｔｉｍｃｎｔ１＜１：ｎ＞に応答し、ＤＬＬクロックｃｌｋ＿ｄｌｌと第１グローバルラインデータ（以下、第１ＧＩＯデータｄａｔａ＿ｇｉｏ１＜１：ｍ＞）から第１駆動データｄａｔａ＿ｄｒｖ１＜１：８＞および第１ストローブ信号ｓｔｒｂ１を生成する。前記第２データ駆動手段２２は、前記第２タイミング制御信号ｔｉｍｃｎｔ２＜１：ｎ＞に応答し、前記ＤＬＬクロックｃｌｋ＿ｄｌｌと第２グローバルラインデータ（以下、第２ＧＩＯデータｄａｔａ＿ｇｉｏ２＜１：ｍ＞）から第２駆動データｄａｔａ＿ｄｒｖ２＜１：８＞および第２ストローブ信号ｓｔｒｂ２を生成する。前記第３データ駆動手段２３は、前記第３タイミング制御信号ｔｉｍｃｎｔ３＜１：ｎ＞に応答し、前記ＤＬＬクロックｃｌｋ＿ｄｌｌと第３グローバルラインデータ（以下、第３ＧＩＯデータｄａｔａ＿ｇｉｏ３＜１：ｍ＞）から第３駆動データｄａｔａ＿ｄｒｖ３＜１：８＞および第３ストローブ信号ｓｔｒｂ３を生成する。前記第４データ駆動手段２４は、前記第４タイミング制御信号ｔｉｍｃｎｔ４＜１：ｎ＞に応答し、前記ＤＬＬクロックｃｌｋ＿ｄｌｌと第４グローバルラインデータ（以下、第４ＧＩＯデータｄａｔａ＿ｇｉｏ４＜１：ｍ＞）から第４駆動データｄａｔａ＿ｄｒｖ４＜１：８＞および第４ストローブ信号ｓｔｒｂ４を生成する。
前記第１バッファリング手段３１は、前記第１駆動データｄａｔａ＿ｄｒｖ１＜１：８＞および前記第１ストローブ信号ｓｔｒｂ１をバッファリングし、第１出力データｄｏｕｔ１＜１：８＞と第１データ出力ストローブクロックｄｑｓ１を生成する。前記第２バッファリング手段３２は、前記第２駆動データｄａｔａ＿ｄｒｖ２＜１：８＞および前記第２ストローブ信号ｓｔｒｂ２をバッファリングし、第２出力データｄｏｕｔ２＜１：８＞と第２データ出力ストローブクロックｄｑｓ２を生成する。前記第３バッファリング手段３３は、前記第３駆動データｄａｔａ＿ｄｒｖ３＜１：８＞および前記第３ストローブ信号ｓｔｒｂ３をバッファリングし、第３出力データｄｏｕｔ３＜１：８＞と第３データ出力ストローブクロックｄｑｓ３を生成する。前記第４バッファリング手段３４は、前記第４駆動データｄａｔａ＿ｄｒｖ４＜１：８＞および前記第４ストローブ信号ｓｔｒｂ４をバッファリングし、第４出力データｄｏｕｔ４＜１：８＞と第４データ出力ストローブクロックｄｑｓ４を生成する。
ここでは、前記半導体記憶装置の内部クロックとして、前記ＤＬＬクロックｃｌｋ＿ｄｌｌが用いられるものを例にして示した。しかし、前記ＤＬＬクロックｃｌｋ＿ｄｌｌは一実施形態として示すものに過ぎず、本発明の内部クロックは半導体記憶装置の内部で活用されるいかなるクロックとしても実現可能であることは明らかである。前記ＤＬＬクロックｃｌｋ＿ｄｌｌはＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路のようなクロック生成装置から出力されるクロックであり、外部クロックの立ち上がりエッジタイミングにイネーブル区間を有する立ち上がりクロックと前記外部クロックｃｌｋ＿ｅｘｔの立ち下がりエッジタイミングにイネーブル区間を有する立ち下がりクロックとして実現することができる。
前記第１〜第４ＧＩＯデータ（ｄａｔａ＿ｇｉｏ１＜１：ｍ＞〜ｄａｔａ＿ｇｉｏ４＜１：ｍ＞）は各々ｍ個のグローバルラインＧＩＯから伝達されるデータである。前記第１〜第４データ駆動手段（２１〜２４）が各々４回にかけてデータを出力するとすれば、前記第１〜第４ＧＩＯデータ（ｄａｔａ＿ｇｉｏ１＜１：ｍ＞〜ｄａｔａ＿ｇｉｏ４＜１：ｍ＞）は各々３２個のデータからなる。つまり、前記第１〜第４データ駆動手段（２１〜２４）は各々８個のデータビットからなる第１〜第４駆動データ（ｄａｔａ＿ｄｒｖ１＜１：８＞〜ｄａｔａ＿ｄｒｖ４＜１：８＞）を４回にかけて出力する。この時、前記第１〜第４データ駆動手段（２１〜２４）は、前記第１〜第４タイミング制御信号（ｔｉｍｃｎｔ１＜１：ｎ＞〜ｔｉｍｃｎｔ４＜１：ｎ＞）に応答し、相異なるタイミングに前記第１〜第４駆動データ（ｄａｔａ＿ｄｒｖ１＜１：８＞〜ｄａｔａ＿ｄｒｖ４＜１：８＞）を各々出力する。また、前記第１〜第４データ駆動手段（２１〜２４）は、前記第１〜第４タイミング制御信号（ｔｉｍｃｎｔ１＜１：ｎ＞〜ｔｉｍｃｎｔ４＜１：ｎ＞）に応答し、相異なるタイミングに前記第１〜第４ストローブ信号（ｓｔｒｂ１〜ｓｔｒｂ４）も各々出力する。
詳しく図示してはいないが、前記第１〜第４バッファリング手段（３１〜３４）は各々８個のデータバッファと１個のデータストローブクロックバッファを備える。また、各々８個のデータビットからなる第１〜第４出力データ（ｄｏｕｔ１＜１：８＞〜ｄｏｕｔ４＜１：８＞）を４回にかけて出力する。この時、前記第１〜第４駆動データ（ｄａｔａ＿ｄｒｖ１＜１：８＞〜ｄａｔａ＿ｄｒｖ４＜１：８＞）が前記第１〜第４バッファリング手段（３１〜３４）に各々伝達されるタイミングに差が出るため、前記第１〜第４出力データ（ｄｏｕｔ１＜１：８＞〜ｄｏｕｔ４＜１：８＞）が各々バッファリングされるタイミングは各バッファリング手段に応じて分散される。また、第１〜第４データ出力ストローブクロック（ｄｑｓ１〜ｄｑｓ４）が各々バッファリングされるタイミングも各バッファリング手段に応じて分散される。
つまり、前記データ出力回路は同時にデータを出力せず、８個の駆動データと１個のストローブ信号を１単位にし、各単位別に駆動タイミングが異なる。また、８個の出力データと１個のデータ出力ストローブクロックを１単位にし、各単位別にバッファリングおよび出力タイミングが異なる。したがって、データ出力回路内のピーク電流（Ｐｅａｋ Ｃｕｒｒｅｎｔ）が減少し、電源ノイズを抑制することができる。
図２を参照すれば、前記タイミング制御信号生成手段１０は、第１信号生成部１１０、第２信号生成部１２０、第３信号生成部１３０、および第４信号生成部１４０を含む。
前記第１信号生成部１１０は、フューズ回路またはレジスタ回路によって設定された信号または第１テスト信号ｔｓｔ１＜１：ｎ＞に応答して、前記第１タイミング制御信号ｔｉｍｃｎｔ１＜１：ｎ＞を生成する。前記第１信号生成部１１０は、フューズ回路またはレジスタ回路を備え、ｎ個の第１コード信号ｃｏｄｅ１＜１：ｎ＞を生成するｎ個の第１コード生成部１１２と、およびテストイネーブル信号ｔｓｔｅｎに応答し、前記ｎ個の第１コード信号ｃｏｄｅ１＜１：ｎ＞または前記ｎ個の第１テスト信号ｔｓｔ１＜１：ｎ＞を選択的に前記第１タイミング制御信号ｔｉｍｃｎｔ１＜１：ｎ＞として出力する第１選択部１１４と、を含む。
前記第２信号生成部１２０は、フューズ回路またはレジスタ回路によって設定された信号または第２テスト信号ｔｓｔ２＜１：ｎ＞に応答して、前記第２タイミング制御信号ｔｉｍｃｎｔ２＜１：ｎ＞を生成する。前記第２信号生成部１２０は、フューズ回路またはレジスタ回路を備え、ｎ個の第２コード信号ｃｏｄｅ２＜１：ｎ＞を生成するｎ個の第２コード生成部１２２と、および前記テストイネーブル信号ｔｓｔｅｎに応答し、前記ｎ個の第２コード信号ｃｏｄｅ２＜１：ｎ＞または前記ｎ個の第２テスト信号ｔｓｔ２＜１：ｎ＞を選択的に前記第２タイミング制御信号ｔｉｍｃｎｔ２＜１：ｎ＞として出力する第２選択部１２４と、を含む。
前記第３信号生成部１３０は、フューズ回路またはレジスタ回路によって設定された信号または第３テスト信号ｔｓｔ３＜１：ｎ＞に応答して、前記第３タイミング制御信号ｔｉｍｃｎｔ３＜１：ｎ＞を生成する。前記第３信号生成部１３０は、フューズ回路またはレジスタ回路を備え、ｎ個の第３コード信号ｃｏｄｅ３＜１：ｎ＞を生成するｎ個の第３コード生成部１３２と、および前記テストイネーブル信号ｔｓｔｅｎに応答し、前記ｎ個の第３コード信号ｃｏｄｅ３＜１：ｎ＞または前記ｎ個の第３テスト信号ｔｓｔ３＜１：ｎ＞を選択的に前記第３タイミング制御信号ｔｉｍｃｎｔ３＜１：ｎ＞として出力する第３選択部１３４と、を含む。
前記第４信号生成部１４０は、フューズ回路またはレジスタ回路によって設定された信号または第４テスト信号ｔｓｔ４＜１：ｎ＞に応答して、前記第４タイミング制御信号ｔｉｍｃｎｔ４＜１：ｎ＞を生成する。前記第４信号生成部１４０は、フューズ回路またはレジスタ回路を備え、ｎ個の第４コード信号ｃｏｄｅ４＜１：ｎ＞を生成するｎ個の第４コード生成部１４２と、および前記テストイネーブル信号ｔｓｔｅｎに応答し、前記ｎ個の第４コード信号ｃｏｄｅ４＜１：ｎ＞または前記ｎ個の第４テスト信号ｔｓｔ４＜１：ｎ＞を選択的に前記第４タイミング制御信号ｔｉｍｃｎｔ４＜１：ｎ＞として出力する第４選択部１４４と、を含む。
このように構成された前記タイミング制御信号生成手段１０において、テスト動作が行われると前記テストイネーブル信号ｔｓｔｅｎがイネーブルになり、これに伴い、前記第１〜第４テスト信号（ｔｓｔ１＜１：ｎ＞〜ｔｓｔ４＜１：ｎ＞）が各々前記第１〜第４タイミング制御信号（ｔｉｍｃｎｔ１＜１：ｎ＞〜ｔｉｍｃｎｔ４＜１：ｎ＞）として出力される。
その一方、テスト動作が完了すると前記テストイネーブル信号ｔｓｔｅｎがディセーブルになる。この場合には、前記第１〜第４コード信号（ｃｏｄｅ１＜１：ｎ＞〜ｃｏｄｅ４＜１：ｎ＞）が各々前記第１〜第４タイミング制御信号（ｔｉｍｃｎｔ１＜１：ｎ＞〜ｔｉｍｃｎｔ４＜１：ｎ＞）として出力される。
このように、前記タイミング制御信号生成手段１０の人為的な制御により、前記第１〜第４タイミング制御信号（ｔｉｍｃｎｔ１＜１：ｎ＞〜ｔｉｍｃｎｔ４＜１：ｎ＞）を生成することができる。つまり、前記第１〜第４タイミング制御信号（ｔｉｍｃｎｔ１＜１：ｎ＞〜ｔｉｍｃｎｔ４＜１：ｎ＞）の論理値を各々異にすることにより、前記第１〜第４出力データ（ｄｏｕｔ１＜１：８＞〜ｄｏｕｔ４＜１：８＞）が相異なるタイミングに出力されるようにすることができる。また、前記第１〜第４タイミング制御信号（ｔｉｍｃｎｔ１＜１：ｎ＞〜ｔｉｍｃｎｔ４＜１：ｎ＞）のうちの２個ずつ論理値を同一に設定し、前記第１〜第４出力データ（ｄｏｕｔ１＜１：８＞〜ｄｏｕｔ４＜１：８＞）のうちの２個ずつ同一タイミングに出力されるようにすることもできる。
図３は図１に示した第１データ駆動手段の詳細構成図であって、説明の便宜上、同様な形態で構成される第２〜第４データ駆動手段を代替するために示すものである。図示した構成は、前記ｍ個の第１ＧＩＯデータｄａｔａ＿ｇｉｏ１＜１：ｍ＞のうちの４個のデータ（ｄａｔａ＿ｇｉｏ１＜１：４＞）が入力され、前記第１駆動データｄａｔａ＿ｄｒｖ１＜１：８＞のうちの１ビット（ｄａｔａ＿ｄｒｖ１＜１＞）を出力する部分に関するものである。
図示したように、前記第１データ駆動手段２１は、タイミング制御部２１１、パイプレジスタ２１２、データ・プレドライバー２１３、データメインドライバー２１４、クロック・プレドライバー２１５、およびクロックメインドライバー２１６を含む。
前記タイミング制御部２１１は、前記第１タイミング制御信号ｔｉｍｃｎｔ１＜１：ｎ＞に応答し、前記立ち上がりクロックｒｃｌｋと前記立ち下がりクロックｆｃｌｋのタイミングを制御して、立ち上がりタイミング制御クロックｃｌｋ＿ｒｔｉｍと立ち下がりタイミング制御クロックｃｌｋ＿ｆｔｉｍを生成する。
前記パイプレジスタ２１２は、前記第１ＧＩＯデータｄａｔａ＿ｇｉｏ１＜１：ｍ＞のうちの４個（ｄａｔａ＿ｇｉｏ１＜１：４＞）を同時にラッチし、順次イネーブルになる４個のパイプ出力制御信号ｐｏｕｔ＜１：４＞に応答して、ラッチされたデータのうちの立ち上がりデータｒｄａｔａ＜１：２＞と立ち下がりデータｆｄａｔａ＜１：２＞を１ビットずつ交互に出力する。
前記データ・プレドライバー２１３は、前記立ち上がりタイミング制御クロックｃｌｋ＿ｒｔｉｍと前記立ち下がりタイミング制御クロックｃｌｋ＿ｆｔｉｍに応答し、前記立ち上がりデータｒｄａｔａ＜１：２＞と前記立ち下がりデータｆｄａｔａ＜１：２＞を１ビットずつ順次駆動する。
前記データメインドライバー２１４は、前記データ・プレドライバー２１３から出力されるデータを駆動し、前記第１駆動データｄａｔａ＿ｄｒｖ１＜１：８＞のうちの１ビット（ｄａｔａ＿ｄｒｖ１＜１＞）を生成する。
前記クロック・プレドライバー２１５は、前記立ち上がりタイミング制御クロックｃｌｋ＿ｒｔｉｍと前記立ち下がりタイミング制御クロックｃｌｋ＿ｆｔｉｍを駆動する。
前記クロックメインドライバー２１６は、前記クロック・プレドライバー２１５の出力信号を駆動し、前記第１ストローブ信号ｓｔｒｂ１を生成する。
前記パイプレジスタ２１２、前記データ・プレドライバー２１３、およびデータメインドライバー２１４が１個ずつ備えられるものを示したが、前記第１データ駆動手段２１には、前記パイプレジスタ２１２、前記データ・プレドライバー２１３、および前記データメインドライバー２１４が各々８個ずつ備えられる。その一方、前記タイミング制御部２１１、前記クロック・プレドライバー２１５、および前記クロックメインドライバー２１６は各々１個ずつ備えられる。前記データ・プレドライバー２１３と前記データメインドライバー２１４は通称してデータドライバー２１７と言うことができ、前記クロック・プレドライバー２１５と前記クロックメインドライバー２１６は通称してクロックドライバー２１８と言うことができる。つまり、前記データドライバー２１７は、前記立ち上がりタイミング制御クロックｃｌｋ＿ｒｔｉｍと前記立ち下がりタイミング制御クロックｃｌｋ＿ｆｔｉｍに応答し、前記立ち上がりデータｒｄａｔａ＜１：２＞と前記立ち下がりデータｆｄａｔａ＜１：２＞を１ビットずつ順次駆動し、前記第１駆動データｄａｔａ＿ｄｒｖ１＜１：８＞のうちの１ビット（ｄａｔａ＿ｄｒｖ１＜１＞）を生成する。前記クロックドライバー２１８は、前記立ち上がりタイミング制御クロックｃｌｋ＿ｒｔｉｍと前記立ち下がりタイミング制御クロックｃｌｋ＿ｆｔｉｍを駆動し、前記第１ストローブ信号ｓｔｒｂ１を生成する。
前記パイプレジスタ２１２は、同時に入力される前記４個の第１ＧＩＯデータｄａｔａ＿ｇｉｏ１＜１：４＞を同時にラッチし、前記立ち上がりデータｒｄａｔａ＜１：２＞と前記立ち下がりデータｆｄａｔａ＜１：２＞を１ビットずつ交互に出力する。その後、前記データ・プレドライバー２１３は、前記立ち上がりタイミング制御クロックｃｌｋ＿ｒｔｉｍと前記立ち下がりタイミング制御クロックｃｌｋ＿ｆｔｉｍに応答し、１ビットずつ交互に入力される前記立ち上がりデータｒｄａｔａ＜１：２＞と前記立ち下がりデータｆｄａｔａ＜１：２＞を各々駆動する。そして、前記クロック・プレドライバー２１５は、前記立ち上がりタイミング制御クロックｃｌｋ＿ｒｔｉｍと前記立ち下がりタイミング制御クロックｃｌｋ＿ｆｔｉｍを駆動する。
前記立ち上がりタイミング制御クロックｃｌｋ＿ｒｔｉｍと前記立ち下がりタイミング制御クロックｃｌｋ＿ｆｔｉｍは、前記タイミング制御部２１１から出力されるクロックであり、前記立ち上がりクロックｒｃｌｋと前記立ち下がりクロックｆｃｌｋに対し所定時間遅れた形態を有する。
前記データ・プレドライバー２１３と前記クロック・プレドライバー２１５は、前記立ち上がりタイミング制御クロックｃｌｋ＿ｒｔｉｍと前記立ち下がりタイミング制御クロックｃｌｋ＿ｆｔｉｍに同期して動作する。よって、前記データ・プレドライバー２１３と前記クロック・プレドライバー２１５の各々の駆動タイミングは、前記立ち上がりタイミング制御クロックｃｌｋ＿ｒｔｉｍと前記立ち下がりタイミング制御クロックｃｌｋ＿ｆｔｉｍのトグル（Ｔｏｇｇｌｅ）タイミングによって決定される。前記データメインドライバー２１４と前記クロックメインドライバー２１６は各々データとクロックの入力タイミング、すなわち前記データ・プレドライバー２１３と前記クロック・プレドライバー２１５の駆動タイミングによってその駆動タイミングが決定される。よって、前記データメインドライバー２１４と前記クロックメインドライバー２１６は、各々前記立ち上がりタイミング制御クロックｃｌｋ＿ｒｔｉｍと前記立ち下がりタイミング制御クロックｃｌｋ＿ｆｔｉｍのトグルタイミングによる駆動タイミングを有する。その結果、前記第１データ駆動手段２１から前記第１駆動データｄａｔａ＿ｄｒｖ１＜１：８＞および前記第１ストローブ信号ｓｔｒｂ１が入力される前記第１バッファリング手段３１のバッファリングタイミングも、前記立ち上がりタイミング制御クロックｃｌｋ＿ｒｔｉｍと前記立ち下がりタイミング制御クロックｃｌｋ＿ｆｔｉｍのトグルタイミングによって決定される。
この時、上述したように、前記第１〜第４タイミング制御信号（ｔｉｍｃｎｔ１＜１：ｎ＞〜ｔｉｍｃｎｔ４＜１：ｎ＞）は各々異なる論理値を有することができ、これに伴い、前記第１〜第４データ駆動手段（２１〜２４）内の各立ち上がりタイミング制御クロックｃｌｋ＿ｒｔｉｍと前記立ち下がりタイミング制御クロックｃｌｋ＿ｆｔｉｍはトグルタイミングが互いに異なり得る。前記第１〜第４データ駆動手段（２１〜２４）内の各立ち上がりタイミング制御クロックｃｌｋ＿ｒｔｉｍと前記立ち下がりタイミング制御クロックｃｌｋ＿ｆｔｉｍが相異なるトグルタイミングを有すると、前記第１〜第４データ駆動手段（２１〜２４）は相異なるタイミングに動作し、これに伴い、前記第１〜第４バッファリング手段（３１〜３４）も相異なるタイミングに動作するようになる。よって、各データビットに対し前記データ出力回路が同時にデータ出力動作を行わず、いくつかのビット単位に分散してデータ出力動作を各々行うため、ピーク電流量が減少し、電源ノイズが抑制される結果が出る。設計者はピーク電流および電源ノイズ量に応じて、前記第１〜第４タイミング制御信号（ｔｉｍｃｎｔ１＜１：ｎ＞〜ｔｉｍｃｎｔ４＜１：ｎ＞）の論理値を、上述したように相異なるように設定することができるが、２個ずつ同一に設定することもできる。
図４を参照すれば、前記タイミング制御部２１１は、前記第１タイミング制御信号ｔｉｍｃｎｔ１＜１：ｎ＞に応答し、前記立ち上がりクロックｒｃｌｋを遅延させて、前記立ち上がりタイミング制御クロックｃｌｋ＿ｒｔｉｍを生成する立ち上がりタイミング制御部２１１２と、および前記第１タイミング制御信号ｔｉｍｃｎｔ１＜１：ｎ＞に応答し、前記立ち下がりクロックｆｃｌｋを遅延させて、前記立ち下がりタイミング制御クロックｃｌｋ＿ｆｔｉｍを生成する立ち下がりタイミング制御部２１１４と、を含む。
前記立ち上がりタイミング制御部２１１２は、前記第１タイミング制御信号ｔｉｍｃｎｔ１＜１：ｎ＞に含まれた各信号に応答し、前端から伝達される信号を遅延させるｎ個の単位遅延器ＵＤＬＹ＜１：ｎ＞を含む。
各々の単位遅延器ＵＤＬＹ＜１：ｎ＞は第１〜第３ＮＡＮＤゲート（ＮＤ１〜ＮＤ３）を含む。
前記第１ＮＡＮＤゲートＮＤ１には、前記立ち上がりクロックｒｃｌｋと前記第１タイミング制御信号ｔｉｍｃｎｔ１＜１：ｎ＞に含まれたいずれか１つの信号が入力される。前記第２ＮＡＮＤゲートＮＤ２には、前記第１ＮＡＮＤゲートＮＤ１の出力信号と前端の単位遅延器から伝達される信号が入力される。前記第３ＮＡＮＤゲートＮＤ３には、前記第２ＮＡＮＤゲートＮＤ２の出力信号と外部供給電源ＶＤＤが入力される。
例外的に、最も前端に備えられる単位遅延器ＵＤＬＹ＜１＞の第２ＮＡＮＤゲートＮＤ２には、前端の単位遅延器の出力信号の代わりに前記外部供給電源ＶＤＤが供給される。最も後端に備えられる単位遅延器ＵＤＬＹ＜ｎ＞の第３ＮＡＮＤゲートＮＤ３は前記立ち上がりタイミング制御クロックｃｌｋ＿ｒｔｉｍを出力する。
前記立ち下がりタイミング制御部２１１４は、前記立ち上がりタイミング制御部２１１２と同様な形態で構成され、但し、前記立ち上がりクロックｒｃｌｋの代わりに前記立ち下がりクロックｆｃｌｋが入力され、前記立ち上がりタイミング制御クロックｃｌｋ＿ｒｔｉｍの代わりに前記立ち下がりタイミング制御クロックｃｌｋ＿ｆｔｉｍが出力されるという点が異なるだけである。よって、前記立ち下がりタイミング制御部２１１４の構成に関する詳細な説明は省略する。
前記第１タイミング制御信号ｔｉｍｃｎｔ１＜１：ｎ＞には論理値が‘１’である信号が１つだけ含まれる。よって、論理値が‘１’である信号が何番目のビットにあるかにより、前記立ち上がりクロックｒｃｌｋまたは前記立ち下がりクロックｆｃｌｋが経る遅延素子の個数が決定され、これに伴い、前記立ち上がりタイミング制御クロックｃｌｋ＿ｒｔｉｍまたは前記立ち下がりタイミング制御クロックｃｌｋ＿ｆｔｉｍのトグルタイミングが決定される。
前記第１〜第４タイミング制御信号（ｔｉｍｃｎｔ１＜１：ｎ＞〜ｔｉｍｃｎｔ４＜１：ｎ＞）は論理値が‘１’である信号を各々他の異なるビットに含むことができる。この場合、前記第１〜第４データ駆動手段（２１〜２４）で活用される前記立ち上がりタイミング制御クロックｃｌｋ＿ｒｔｉｍと前記立ち下がりタイミング制御クロックｃｌｋ＿ｆｔｉｍのトグルタイミングは各々異なり得るし、前記第１〜第４データ駆動手段（２１〜２４）と前記第１〜第４バッファリング手段（３１〜３４）の動作タイミングも各々異なり得る。
図５には、前記第１〜第４タイミング制御信号（ｔｉｍｃｎｔ１＜１：ｎ＞〜ｔｉｍｃｎｔ４＜１：ｎ＞）が全部同一論理値を有する場合（Ａ）に、前記第１〜第４データ出力ストローブクロック（ｄｑｓ１〜ｄｑｓ４）とこの時のピーク電流量が示されている。この場合、前記データ出力回路は従来技術と同様な形態で動作し、この時のピーク電流量も従来の通りである。
図面には、前記第１〜第４タイミング制御信号（ｔｉｍｃｎｔ１＜１：ｎ＞〜ｔｉｍｃｎｔ４＜１：ｎ＞）が２個ずつ同一論理値を有する場合（Ｂ）と、前記第１〜第４タイミング制御信号（ｔｉｍｃｎｔ１＜１：ｎ＞〜ｔｉｍｃｎｔ４＜１：ｎ＞）が各々相異なる論理値を有する場合（Ｃ）の、前記第１〜第４データ出力ストローブクロック（ｄｑｓ１〜ｄｑｓ４）とこの時のピーク電流量が示されている。図示したように、前記第１〜第４タイミング制御信号（ｔｉｍｃｎｔ１＜１：ｎ＞〜ｔｉｍｃｎｔ４＜１：ｎ＞）が相異なる論理値を有する場合に前記データ出力回路内のピーク電流量が一番小さく、この場合に電源ノイズが最も少ないことは容易に予測することができる。
上述したように、本発明の半導体記憶装置のデータ出力回路は、グローバルラインから出力されるデータをいくつかの単位に分け、各々の単位ごとに駆動およびバッファリングされるタイミングを異にすることにより、データ出力動作時に発生するピーク電流量を減少させ、電源ノイズを抑制することができる。これにより、半導体記憶装置の全体的な電源ノイズを減少させることができ、電力効率を増加できるため、半導体記憶装置の低電力化の実現をより効率的に支援することができる。
このように、本発明が属する技術分野の当業者であれば、本発明がその技術的思想や必須特徴を変更せず、他の具体的な形態によって実施することができるため、以上で記述した実施形態はすべての面で例示的であり、限定的ではないものと理解しなければならない。本発明の範囲は前記詳細な説明よりは特許請求の範囲によって示され、特許請求の範囲の意味および範囲そしてその等価概念から導き出されるすべての変更または変形した形態が本発明の範囲に含まれると解釈しなければならない。
本発明の一実施形態に係る半導体記憶装置のデータ出力回路の構成を示すブロック図である。 図１に示したタイミング制御信号生成手段の詳細構成図である。 図１に示した第１データ駆動手段の詳細構成図である。 図３に示したタイミング制御部の詳細構成図である。 本発明の一実施形態に係る半導体記憶装置のデータ出力回路の動作を説明するためのタイミング図である。
符号の説明
１０…タイミング制御信号生成手段
２１…第１データ駆動手段
３１…第１バッファリング手段
２１１…タイミング制御部
２１２…パイプレジスタ
２１３…データ・プレドライバー
２１４…データメインドライバー
２１５…クロック・プレドライバー
２１６…クロックメインドライバー

Claims (25)

  1. 第１タイミングに第１駆動データを生成する第１データ駆動手段と、
    前記第１駆動データをバッファリングして第１出力データを生成する第１バッファリング手段と、
    前記第１タイミングとは異なる第２タイミングに第２駆動データを生成する第２データ駆動手段と、および
    前記第２駆動データをバッファリングして第２出力データを生成する第２バッファリング手段と、
    を含むことを特徴とする半導体記憶装置のデータ出力回路。
  2. 第１タイミング制御信号を生成して前記第１データ駆動手段の前記第１タイミングを定義し、第２タイミング制御信号を生成して前記第２データ駆動手段の前記第２タイミングを定義するタイミング制御信号生成手段をさらに含むことを特徴とする請求項１に記載の半導体記憶装置のデータ出力回路。
  3. 前記第１データ駆動手段は、
    前記第１タイミング制御信号に応答し、立ち上がりクロックと立ち下がりクロックのタイミングを制御して、立ち上がりタイミング制御クロックと立ち下がりタイミング制御クロックを生成するタイミング制御部と、
    第１グローバルラインデータをラッチし、パイプ出力制御信号に応答して立ち上がりデータと立ち下がりデータを出力するパイプレジスタと、
    前記立ち上がりタイミング制御クロックと前記立ち下がりタイミング制御クロックに応答し、前記立ち上がりデータと前記立ち下がりデータを１ビットずつ順次駆動するデータ・プレドライバーと、
    前記データ・プレドライバーから出力されるデータを駆動して前記第１駆動データを生成するデータメインドライバーと、
    を含むことを特徴とする請求項２に記載の半導体記憶装置のデータ出力回路。
  4. 前記第２データ駆動手段は、
    前記第２タイミング制御信号に応答し、立ち上がりクロックと立ち下がりクロックのタイミングを制御して、立ち上がりタイミング制御クロックと立ち下がりタイミング制御クロックを生成するタイミング制御部と、
    第２グローバルラインデータをラッチし、パイプ出力制御信号に応答して立ち上がりデータと立ち下がりデータを出力するパイプレジスタと、
    前記立ち上がりタイミング制御クロックと前記立ち下がりタイミング制御クロックに応答し、前記立ち上がりデータと前記立ち下がりデータを１ビットずつ順次駆動するデータ・プレドライバーと、
    前記データ・プレドライバーから出力されるデータを駆動して前記第２駆動データを生成するデータメインドライバーと、
    を含むことを特徴とする請求項２に記載の半導体記憶装置のデータ出力回路。
  5. 前記第１バッファリング手段に前記第１駆動データが入力されるタイミングに応じて、前記第１出力データが出力されるタイミングが決定され、
    前記第２バッファリング手段に前記第２駆動データが入力されるタイミングに応じて、前記第２出力データが出力されるタイミングが決定される
    ことを特徴とする請求項１に記載の半導体記憶装置のデータ出力回路。
  6. 第１および第２タイミング制御信号を生成するタイミング制御信号生成手段と、
    前記第１タイミング制御信号に応答し、内部クロックと第１グローバルラインデータを用いて第１駆動データを生成する第１データ駆動手段と、
    前記第１駆動データをバッファリングして第１出力データを生成する第１バッファリング手段と、
    前記第２タイミング制御信号に応答し、前記内部クロックと第２グローバルラインデータを用いて第２駆動データを生成する第２データ駆動手段と、
    前記第２駆動データをバッファリングして第２出力データを生成する第２バッファリング手段と、
    を含むことを特徴とする半導体記憶装置のデータ出力回路。
  7. 前記タイミング制御手段は、各々複数ビットのデジタル信号として実現され、相異なる論理値を有する前記第１および第２タイミング制御信号を生成することを特徴とする請求項６に記載の半導体記憶装置のデータ出力回路。
  8. 前記タイミング制御手段は、
    フューズ回路またはレジスタ回路によって設定された信号または第１テスト信号に応答して前記第１タイミング制御信号を生成する第１信号生成部と、
    フューズ回路またはレジスタ回路によって設定された信号または第２テスト信号に応答して前記第２タイミング制御信号を生成する第２信号生成部と、
    を含むことを特徴とする請求項６または７に記載の半導体記憶装置のデータ出力回路。
  9. 前記第１および第２データ駆動手段は、前記第１および第２タイミング制御信号に応答し、相異なるタイミングに前記第１および第２駆動データを出力することを特徴とする請求項６に記載の半導体記憶装置のデータ出力回路。
  10. 前記第１データ駆動手段は、前記第１タイミング制御信号に応答し、前記内部クロックを用いて第１ストローブ信号を生成する回路構成をさらに含み、
    前記第２データ駆動手段は、前記第２タイミング制御信号に応答し、前記内部クロックを用いて第２ストローブ信号を生成する回路構成をさらに含む
    ことを特徴とする請求項６または９に記載の半導体記憶装置のデータ出力回路。
  11. 前記第１および第２データ駆動手段は、前記第１および第２タイミング制御信号に応答し、相異なるタイミングに前記第１および第２ストローブ信号を出力することを特徴とする請求項１０に記載の半導体記憶装置のデータ出力回路。
  12. 前記第１バッファリング手段は、前記第１ストローブ信号をバッファリングして第１データ出力ストローブクロックを生成する回路構成をさらに含み、
    前記第２バッファリング手段は、前記第２ストローブ信号をバッファリングして第２データ出力ストローブクロックを生成する回路構成をさらに含む
    ことを特徴とする請求項１０に記載の半導体記憶装置のデータ出力回路。
  13. 前記内部クロックは立ち上がりクロックと立ち下がりクロックを含み、
    前記第１データ駆動手段は、
    前記第１タイミング制御信号に応答し、前記立ち上がりクロックと前記立ち下がりクロックのタイミングを制御して、立ち上がりタイミング制御クロックと立ち下がりタイミング制御クロックを生成するタイミング制御部と、
    前記第１グローバルラインデータをラッチし、パイプ出力制御信号に応答して立ち上がりデータと立ち下がりデータを出力するパイプレジスタと、
    前記立ち上がりタイミング制御クロックと前記立ち下がりタイミング制御クロックに応答し、前記立ち上がりデータと前記立ち下がりデータを１ビットずつ順次駆動するデータ・プレドライバーと、
    前記データ・プレドライバーから出力されるデータを駆動して前記第１駆動データを生成するデータメインドライバーと、
    前記立ち上がりタイミング制御クロックと前記立ち下がりタイミング制御クロックを駆動するクロック・プレドライバーと、
    前記クロック・プレドライバーの出力信号を駆動して前記第１ストローブ信号を生成するクロックメインドライバーと、
    を含むことを特徴とする請求項１０に記載の半導体記憶装置のデータ出力回路。
  14. 前記タイミング制御部は、
    前記第１タイミング制御信号に応答し、前記立ち上がりクロックを遅延させて前記立ち上がりタイミング制御クロックを生成する立ち上がりタイミング制御部と、
    前記第１タイミング制御信号に応答し、前記立ち下がりクロックを遅延させて前記立ち下がりタイミング制御クロックを生成する立ち下がりタイミング制御部と、
    を含むことを特徴とする請求項１３に記載の半導体記憶装置のデータ出力回路。
  15. 前記内部クロックは立ち上がりクロックと立ち下がりクロックを含み、
    前記第２データ駆動手段は、
    前記第２タイミング制御信号に応答し、前記立ち上がりクロックと前記立ち下がりクロックのタイミングを制御して、立ち上がりタイミング制御クロックと立ち下がりタイミング制御クロックを生成するタイミング制御部と、
    前記第２グローバルラインデータをラッチし、パイプ出力制御信号に応答して立ち上がりデータと立ち下がりデータを出力するパイプレジスタと、
    前記立ち上がりタイミング制御クロックと前記立ち下がりタイミング制御クロックに応答し、前記立ち上がりデータと前記立ち下がりデータを１ビットずつ順次駆動するデータ・プレドライバーと、
    前記データ・プレドライバーから出力されるデータを駆動して前記第２駆動データを生成するデータメインドライバーと、
    前記立ち上がりタイミング制御クロックと前記立ち下がりタイミング制御クロックを駆動するクロック・プレドライバーと、
    前記クロック・プレドライバーの出力信号を駆動して前記第２ストローブ信号を生成するクロックメインドライバーと、
    を含むことを特徴とする請求項１０に記載の半導体記憶装置のデータ出力回路。
  16. 前記タイミング制御部は、
    前記第２タイミング制御信号に応答し、前記立ち上がりクロックを遅延させて前記立ち上がりタイミング制御クロックを生成する立ち上がりタイミング制御部と、
    前記第２タイミング制御信号に応答し、前記立ち下がりクロックを遅延させて前記立ち下がりタイミング制御クロックを生成する立ち下がりタイミング制御部と、
    を含むことを特徴とする請求項１５に記載の半導体記憶装置のデータ出力回路。
  17. 前記第１バッファリング手段に前記第１駆動データと前記第１ストローブ信号が入力されるタイミングに応じて、前記第１出力データと前記第１データ出力ストローブクロックが出力されるタイミングが決定され、
    前記第２バッファリング手段に前記第２駆動データと前記第２ストローブ信号が入力されるタイミングに応じて、前記第２出力データと前記第２データ出力ストローブクロックが出力されるタイミングが決定される
    ことを特徴とする請求項６に記載の半導体記憶装置のデータ出力回路。
  18. 複数ビットのタイミング制御信号を生成するタイミング制御信号生成手段と、
    前記タイミング制御信号に応答し、内部クロックのタイミングを制御してタイミング制御クロックを生成するタイミング制御部と、
    前記タイミング制御クロックに応答し、複数ビットのデータを１ビットずつ順次駆動して駆動データを生成するデータドライバーと、
    を含むことを特徴とする半導体記憶装置のデータ出力回路。
  19. 前記タイミング制御手段は、
    フューズ回路またはレジスタ回路を備えてコード信号を生成するコード生成部と、
    テストイネーブル信号に応答して前記コード信号またはテスト信号を選択的に前記タイミング制御信号として出力する選択部と、
    を含むことを特徴とする請求項１８に記載の半導体記憶装置のデータ出力回路。
  20. 前記タイミング制御信号は、第１論理値の信号を１つ含む複数の信号の組み合わせとして実現され、
    前記タイミング制御部は、前記タイミング制御信号に含まれた各信号に応答し、前端から伝達される信号を遅延させる複数の単位遅延器を含むことを特徴とする請求項１８に記載の半導体記憶装置のデータ出力回路。
  21. グローバルラインデータをラッチし、パイプ出力制御信号に応答して前記データドライバーに入力される複数ビットのデータを出力するパイプレジスタをさらに含むことを特徴とする請求項１８に記載の半導体記憶装置のデータ出力回路。
  22. 前記データドライバーは、
    前記タイミング制御クロックに応答して前記複数ビットのデータを１ビットずつ順次駆動するデータ・プレドライバーと、
    前記データ・プレドライバーの出力データを駆動して前記駆動データを生成するデータメインドライバーと、
    を含むことを特徴とする請求項１８に記載の半導体記憶装置のデータ出力回路。
  23. 前記内部クロックを駆動してストローブ信号を生成するクロックドライバーをさらに含むことを特徴とする請求項１８に記載の半導体記憶装置のデータ出力回路。
  24. 前記クロックドライバーは、
    前記内部クロックを駆動するクロック・プレドライバーと、
    前記クロック・プレドライバーの出力信号を駆動して前記ストローブ信号を生成するクロックメインドライバーと、
    を含むことを特徴とする請求項２３に記載の半導体記憶装置のデータ出力回路。
  25. 前記駆動データと前記ストローブ信号を各々バッファリングして出力データとデータ出力ストローブクロックを生成するバッファリング手段をさらに含むことを特徴とする請求項２３に記載の半導体記憶装置のデータ出力回路。
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