KR20090070413A - 반도체 메모리 장치의 데이터 출력 회로 - Google Patents

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Abstract

본 발명의 반도체 메모리 장치의 데이터 출력 회로는, 제 1 및 제 2 타이밍 제어 신호를 생성하는 타이밍 제어 신호 생성 수단; 상기 제 1 타이밍 제어 신호에 응답하여 내부 클럭과 제 1 글로벌 라인 데이터를 이용하여 제 1 구동 데이터를 생성하는 제 1 데이터 구동 수단; 상기 제 1 구동 데이터를 버퍼링하여 제 1 출력 데이터를 생성하는 제 1 버퍼링 수단; 상기 제 2 타이밍 제어 신호에 응답하여 상기 내부 클럭과 제 2 글로벌 라인 데이터를 이용하여 제 2 구동 데이터를 생성하는 제 2 데이터 구동 수단; 및 상기 제 2 구동 데이터를 버퍼링하여 제 2 출력 데이터를 생성하는 제 2 버퍼링 수단;을 포함하는 것을 특징으로 한다.
Figure P1020070138418
반도체 메모리 장치, 데이터 출력, 타이밍 제어

Description

반도체 메모리 장치의 데이터 출력 회로{Data Output Circuit in Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치의 데이터 출력 회로에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate SDRAM)과 같이 진보된 형태의 반도체 메모리 장치는 외부 클럭의 라이징 에지와 폴링 에지에 각각 동기하여 데이터의 입출력 동작을 수행함으로써, 보다 향상된 데이터 입출력 속도를 갖는다. 이를 위해, 반도체 메모리 장치는 데이터 출력 동작시 DLL(Delay Locked Loop) 회로를 이용하여 외부 클럭의 라이징 에지 타임에 인에이블 되는 클럭(이하, 라이징 클럭)과 외부 클럭의 폴링 에지 타임에 인에이블 되는 클럭(이하, 폴링 클럭)을 생성한다. 이후 상기 라이징 클럭의 인에이블 타임에 출력되는 데이터(이하, 라이징 데이터)와 상기 폴링 클럭의 인에이블 타임에 출력되는 데이터(이하, 폴링 데이터) 복수 개를 파이프 레지스터에 저장하였다가 순차적으로 출력함으로써 고속의 데이터 출력 동작을 수행한다.
반도체 메모리 장치는 복수 개의 데이터 버퍼와 복수 개의 데이터 스트로브 클럭 버퍼를 구비하며, 상기 복수 개의 데이터 버퍼와 복수 개의 데이터 스트로브 클럭 버퍼는 각각 상기 라이징 클럭과 상기 폴링 클럭을 이용함으로써, 출력 데이터와 데이터 스트로브 클럭의 출력 타이밍을 일치시키는 동작을 수행한다. 그런데 이와 같은 동작을 수행하는 데이터 버퍼와 데이터 스트로브 클럭 버퍼는 데이터 출력 회로 내에 상당히 많은 수가 배치되므로, 임의의 시점에 복수 개의 데이터 버퍼와 데이터 스트로브 클럭 버퍼가 동시에 동작하게 되면, 순간적으로 데이터 출력 회로가 사용하는 전원의 양이 크게 증가하게 된다. 이와 같은 현상은 반도체 메모리 장치의 전체적인 전원 노이즈(Noise)를 증가시키게 되며, 전력 효율을 감소시키는 문제점을 야기한다. 반도체 메모리 장치는 점점 더 저전력화 구현되어 가고 있어, 종래에는 크게 문제되지 않았던 상술한 문제점이 전력 효율에 있어 점점 더 큰 이슈로 부각되고 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 전원 노이즈를 억제하는 반도체 메모리 장치의 데이터 출력 회로를 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로는, 제 1 및 제 2 타이밍 제어 신호를 생성하는 타이밍 제어 신호 생성 수단; 상기 제 1 타이밍 제어 신호에 응답하여 내부 클럭과 제 1 글로벌 라인 데이터를 이용하여 제 1 구동 데이터를 생성하는 제 1 데이터 구동 수단; 상기 제 1 구동 데이터를 버퍼링하여 제 1 출력 데이터를 생성하는 제 1 버퍼링 수단; 상기 제 2 타이밍 제어 신호에 응답하여 상기 내부 클럭과 제 2 글로벌 라인 데이터를 이용하여 제 2 구동 데이터를 생성하는 제 2 데이터 구동 수단; 및 상기 제 2 구동 데이터를 버퍼링하여 제 2 출력 데이터를 생성하는 제 2 버퍼링 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로는, 복수 비트의 타이밍 제어 신호를 생성하는 타이밍 제어 신호 생성 수단; 상기 타이밍 제어 신호에 응답하여 내부 클럭의 타이밍을 제어하여 타이밍 제어 클럭을 생성하는 타이밍 제어부; 및 상기 타이밍 제어 클럭에 응답하여 복수 비트의 데이터를 한 비트씩 순차적으로 구동하여 구동 데이터를 생성하는 데이터 드라이버;를 포함하는 것을 특징으로 한다.
본 발명의 반도체 메모리 장치의 데이터 출력 회로는, 출력 데이터와 데이터 출력 스트로브 클럭의 출력 타이밍을 복수 개 단위로 분산시킴으로써, 데이터 출력 동작시 발생하는 피크 전류의 양을 감소시켜 전원 노이즈를 억제하는 효과가 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로의 구성을 나타낸 블록도로서, 8비트 단위로 데이터를 구동 및 버퍼링하는 회로 구성이 4개 포함되는 데이터 출력 회로를 예로 들어 나타낸 것이다. 도시된 데이터 출력 회로는 본 발명의 일 실시예에 지나지 않는다는 것을 밝혀 둔다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로는, 타이밍 제어 신호 생성 수단(10), 제 1 데이터 구동 수단(21), 제 2 데이터 구동 수단(22), 제 3 데이터 구동 수단(23), 제 4 데이터 구동 수단(24), 제 1 버퍼링 수단(31), 제 2 버퍼링 수단(32), 제 3 버퍼링 수단(33) 및 제 4 버퍼링 수단(34)를 포함한다.
상기 타이밍 제어 신호 생성 수단(10)은 제 1 내지 제 4 타이밍 제어 신호(timcnt1<1:n> ~ timcnt4<1:n>)를 생성한다. 여기에서, 상기 제 1 내지 제 4 타이밍 제어 신호(timcnt1<1:n> ~ timcnt4<1:n>)는 각각 n 비트의 디지털 신호로 구 현되며, 서로 다른 논리값을 갖도록 설정될 수 있다. 예를 들어, n 비트의 신호가 제 1 논리값(이하, 논리값 ‘1’)을 하나만 포함하는 형태로 구현된다면, 상기 제 1 내지 제 4 타이밍 제어 신호(timcnt1<1:n> ~ timcnt4<1:n>)는 각각 다른 위치에 논리값이 ‘1’인 신호를 포함할 것이다. 경우에 따라서는, 상기 제 1 내지 제 4 타이밍 제어 신호(timcnt1<1:n> ~ timcnt4<1:n>) 중 두 개의 신호씩 서로 같은 논리값을 가질 수도 있으며, 이는 설계자가 감소시키고자 하는 전원 노이즈의 양에 의해 결정된다.
상기 제 1 데이터 구동 수단(21)은 상기 제 1 타이밍 제어 신호(timcnt1<1:n>)에 응답하여 DLL 클럭(clk_dll)과 제 1 글로벌 라인 데이터(이하, 제 1 GIO 데이터(data_gio1<1:m>))로부터 제 1 구동 데이터(data_drv1<1:8>) 및 제 1 스트로브 신호(strb1)를 생성한다. 상기 제 2 데이터 구동 수단(22)은 상기 제 2 타이밍 제어 신호(timcnt2<1:n>)에 응답하여 상기 DLL 클럭(clk_dll)과 제 2 글로벌 라인 데이터(이하, 제 2 GIO 데이터(data_gio2<1:m>))로부터 제 2 구동 데이터(data_drv2<1:8>) 및 제 2 스트로브 신호(strb2)를 생성한다. 상기 제 3 데이터 구동 수단(23)은 상기 제 3 타이밍 제어 신호(timcnt3<1:n>)에 응답하여 상기 DLL 클럭(clk_dll)과 제 3 글로벌 라인 데이터(즉, 제 3 GIO 데이터(data_gio3<1:m>))로부터 제 3 구동 데이터(data_drv3<1:8>) 및 제 3 스트로브 신호(strb3)를 생성한다. 상기 제 4 데이터 구동 수단(24)은 상기 제 4 타이밍 제어 신호(timcnt4<1:n>)에 응답하여 상기 DLL 클럭(clk_dll)과 제 4 글로벌 라인 데이터(이하, 제 4 GIO 데이터(data_gio4<1:m>))로부터 제 4 구동 데이터(data_drv4<1:8>) 및 제 4 스트로 브 신호(strb4)를 생성한다.
상기 제 1 버퍼링 수단(31)은 상기 제 1 구동 데이터(data_drv1<1:8>) 및 상기 제 1 스트로브 신호(strb1)를 버퍼링하여 제 1 출력 데이터(dout1<1:8>)와 제 1 데이터 출력 스트로브 클럭(dqs1)을 생성한다. 상기 제 2 버퍼링 수단(32)은 상기 제 2 구동 데이터(data_drv2<1:8>) 및 상기 제 2 스트로브 신호(strb2)를 버퍼링하여 제 2 출력 데이터(dout2<1:8>)와 제 2 데이터 출력 스트로브 클럭(dqs2)을 생성한다. 상기 제 3 버퍼링 수단(33)은 상기 제 3 구동 데이터(data_drv3<1:8>) 및 상기 제 3 스트로브 신호(strb3)를 버퍼링하여 제 3 출력 데이터(dout3<1:8>)와 제 3 데이터 출력 스트로브 클럭(dqs3)을 생성한다. 상기 제 4 버퍼링 수단(34)은 상기 제 4 구동 데이터(data_drv4<1:8>) 및 상기 제 4 스트로브 신호(strb4)를 버퍼링하여 제 4 출력 데이터(dout4<1:8>)와 제 4 데이터 출력 스트로브 클럭(dqs4)을 생성한다.
여기에서는 상기 반도체 메모리 장치의 내부 클럭으로서, 상기 DLL 클럭(clk_dll)이 사용되는 것을 예로 들어 나타내었다. 그러나 상기 DLL 클럭(clk_dll)은 실시예로서 나타낸 것에 지나지 않으며, 본 발명의 내부 클럭은 반도체 메모리 장치의 내부에서 활용되는 어떠한 클럭으로도 구현 가능하다는 점을 밝혀 둔다. 상기 DLL 클럭(clk_dll)은 DLL(Delay Locked Loop) 회로와 같은 클럭 생성 장치로부터 출력되는 클럭으로서, 외부 클럭의 라이징 에지 타이밍에 인에이블 구간을 갖는 라이징 클럭과 상기 외부 클럭(clk_ext)의 폴링 에지 타이밍에 인에이블 구간을 갖는 폴링 클럭으로 구현될 수 있다.
상기 제 1 내지 제 4 GIO 데이터(data_gio1<1:m> ~ data_gio4<1:m>)는 각각 m 개의 글로벌 라인(GIO)으로부터 전달되는 데이터이다. 상기 제 1 내지 제 4 데이터 구동 수단(21 ~ 24)이 각각 네 번에 걸쳐 데이터를 출력한다고 하면, 상기 제 1 내지 제 4 GIO 데이터(data_gio1<1:m> ~ data_gio4<1:m>)는 각각 32개의 데이터로 이루어진다. 즉, 상기 제 1 내지 제 4 데이터 구동 수단(21 ~ 24)은 각각 8개의 데이터 비트로 구성되는 제 1 내지 제 4 구동 데이터(data_drv1<1:8> ~ data_drv4<1:8>)를 4 번에 걸쳐 출력한다. 이 때, 상기 제 1 내지 제 4 데이터 구동 수단(21 ~ 24)은 상기 제 1 내지 제 4 타이밍 제어 신호(timcnt1<1:n> ~ timcnt4<1:4>)에 응답하여 서로 다른 타이밍에 상기 제 1 내지 제 4 구동 데이터(data_drv1<1:8> ~ data_drv4<1:8>)를 각각 출력하게 된다. 상기 제 1 내지 제 4 데이터 구동 수단(21 ~ 24)은 상기 제 1 내지 제 4 타이밍 제어 신호(timcnt1<1:n> ~ timcnt4<1:4>)에 응답하여 서로 다른 타이밍에 상기 제 1 내지 제 4 스트로브 신호(strb1 ~ strb4) 또한 각각 출력한다.
자세히 도시하지는 않았지만, 상기 제 1 내지 제 4 버퍼링 수단(31 ~ 34)은 각각 8개의 데이터 버퍼와 1개의 데이터 스트로브 클럭 버퍼를 구비한다. 그리고 각각 8개의 데이터 비트로 구성되는 제 1 내지 제 4 출력 데이터(dout1<1:8> ~ dout4<1:8>)를 4 번에 걸쳐 출력한다. 이 때, 상기 제 1 내지 제 4 구동 데이터(data_drv1<1:8> ~ data_drv4<1:8>)가 상기 제 1 내지 제 4 버퍼링 수단(31 ~ 34)에 각각 전달되는 타이밍에 차이가 발생하게 되므로, 상기 제 1 내지 제 4 출력 데이터(dout1<1:8> ~ dout4<1:8>)가 각각 버퍼링되는 타이밍은 각 버퍼링 수단에 따라 분산되어 나타난다. 그리고 제 1 내지 제 4 데이터 출력 스트로브 클럭(dqs1 ~ dqs4)이 각각 버퍼링되는 타이밍 또한 각 버퍼링 수단에 따라 분산되어 나타난다.
즉, 상기 데이터 출력 회로는 동시에 데이터를 출력하지 않으며, 8개의 구동 데이터와 1개의 스트로브 신호를 한 단위로 하여 각 단위별로 구동 타이밍을 다르게 한다. 또한, 8개의 출력 데이터와 1개의 데이터 출력 스트로브 클럭을 한 단위로 하여 각 단위별로 버퍼링 및 출력 타이밍을 다르게 한다. 따라서 데이터 출력 회로 내의 피크 전류(Peak Current)가 감소하게 될 수 있고, 전원 노이즈가 억제될 수 있다.
도 2는 도 1에 도시한 타이밍 제어 신호 생성 수단의 상세 구성도이다.
도시한 바와 같이, 상기 타이밍 제어 신호 생성 수단(10)은 제 1 신호 생성부(110), 제 2 신호 생성부(120), 제 3 신호 생성부(130) 및 제 4 신호 생성부(140)를 포함한다.
상기 제 1 신호 생성부(110)는 퓨즈 회로 또는 레지스터 회로에 의해 설정된 신호 또는 제 1 테스트 신호(tst1<1:n>)에 응답하여 상기 제 1 타이밍 제어 신호(timcnt1<1:n>)를 생성한다. 상기 제 1 신호 생성부(110)는 퓨즈 회로 또는 레지스터 회로를 구비하여 n 개의 제 1 코드 신호(code1<1:n>)를 생성하는 n 개의 1 코드 생성부(112); 및 테스트 인에이블 신호(tsten)에 응답하여 상기 n 개의 제 1 코드 신호(code1<1:n>) 또는 상기 n 개의 제 1 테스트 신호(tst1<1:n>)를 선택적으로 상기 제 1 타이밍 제어 신호(timcnt1<1:n>)로서 출력하는 제 1 선택부(114);를 포 함한다.
상기 제 2 신호 생성부(120)는 퓨즈 회로 또는 레지스터 회로에 의해 설정된 신호 또는 제 2 테스트 신호(tst2<1:n>)에 응답하여 상기 제 2 타이밍 제어 신호(timcnt2<1:n>)를 생성한다. 상기 제 2 신호 생성부(120)는 퓨즈 회로 또는 레지스터 회로를 구비하여 n 개의 제 2 코드 신호(code2<1:n>)를 생성하는 n 개의 2 코드 생성부(122); 및 상기 테스트 인에이블 신호(tsten)에 응답하여 상기 n 개의 제 2 코드 신호(code2<1:n>) 또는 상기 n 개의 제 2 테스트 신호(tst2<1:n>)를 선택적으로 상기 제 2 타이밍 제어 신호(timcnt2<1:n>)로서 출력하는 제 2 선택부(124);를 포함한다.
상기 제 3 신호 생성부(130)는 퓨즈 회로 또는 레지스터 회로에 의해 설정된 신호 또는 제 3 테스트 신호(tst3<1:n>)에 응답하여 상기 제 3 타이밍 제어 신호(timcnt3<1:n>)를 생성한다. 상기 제 3 신호 생성부(130)는 퓨즈 회로 또는 레지스터 회로를 구비하여 n 개의 제 3 코드 신호(code3<1:n>)를 생성하는 n 개의 3 코드 생성부(132); 및 상기 테스트 인에이블 신호(tsten)에 응답하여 상기 n 개의 제 3 코드 신호(code3<1:n>) 또는 상기 n 개의 제 3 테스트 신호(tst3<1:n>)를 선택적으로 상기 제 3 타이밍 제어 신호(timcnt3<1:n>)로서 출력하는 제 3 선택부(134);를 포함한다.
상기 제 4 신호 생성부(140)는 퓨즈 회로 또는 레지스터 회로에 의해 설정된 신호 또는 제 4 테스트 신호(tst4<1:n>)에 응답하여 상기 제 4 타이밍 제어 신호(timcnt4<1:n>)를 생성한다. 상기 제 4 신호 생성부(140)는 퓨즈 회로 또는 레지 스터 회로를 구비하여 n 개의 제 4 코드 신호(code4<1:n)를 생성하는 n 개의 4 코드 생성부(142); 및 상기 테스트 인에이블 신호(tsten)에 응답하여 상기 n 개의 제 4 코드 신호(code4<1:n>) 또는 상기 n 개의 제 4 테스트 신호(tst4<1:n>)를 선택적으로 상기 제 4 타이밍 제어 신호(timcnt4<1:n>)로서 출력하는 제 4 선택부(144);를 포함한다.
이와 같이 구성된 상기 타이밍 제어 신호 생성 수단(10)에서, 테스트 동작이 수행되면 상기 테스트 인에이블 신호(tsten)가 인에이블 되고, 이에 따라 상기 제 1 내지 제 4 테스트 신호(tst1<1:n> ~ tst4<1:n>)가 각각 상기 제 1 내지 제 4 타이밍 제어 신호(timcnt1<1:n> ~ timcnt4<1:n>)로서 출력된다.
반면에 테스트 동작이 완료되면, 상기 테스트 인에이블 신호(tsten)가 디스에이블 된다. 이 경우에는, 상기 제 1 내지 제 4 코드 신호(code1<1:n> ~ code4<1:n>)가 각각 상기 제 1 내지 제 4 타이밍 제어 신호(timcnt1<1:n> ~ timcnt4<1:n>)로서 출력된다.
이처럼, 설계자는 상기 타이밍 제어 신호 생성 수단(10)을 인위적으로 제어하여 상기 제 1 내지 제 4 타이밍 제어 신호(timcnt1<1:n> ~ timcnt4<1:n>)를 생성할 수 있다. 즉, 상기 제 1 내지 제 4 타이밍 제어 신호(timcnt1<1:n> ~ timcnt4<1:n>)의 논리값을 각각 다르게 함으로써, 상기 제 1 내지 제 4 출력 데이터(dout1<1:8> ~ dout4<1:8>)가 서로 다른 타이밍에 출력되도록 할 수 있다. 또한, 상기 제 1 내지 제 4 타이밍 제어 신호(timcnt1<1:n> ~ timcnt4<1:n>) 중 두 개씩 논리값이 같게 설정하여, 상기 제 1 내지 제 4 출력 데이터(dout1<1:8> ~ dout4<1:8>) 중 두 개씩 같은 타이밍에 출력되도록 할 수도 있다.
도 3은 도 1에 도시한 제 1 데이터 구동 수단의 상세 구성도로서, 설명의 편의상 같은 형태로 구성되는 제 2 내지 제 4 데이터 구동 수단을 대체하기 위해 나타낸 것이다. 도시한 구성은 상기 m 개의 제 1 GIO 데이터(data_gio1<1:m>) 중에서 4개의 데이터(data_gio1<1:4>)를 입력 받고, 상기 제 1 구동 데이터(data_drv1<1:8>) 중 한 비트(data_drv1<1>)를 출력하는 부분에 관한 것이다.
도시한 바와 같이, 상기 제 1 데이터 구동 수단(21)은 타이밍 제어부(211), 파이프 레지스터(212), 데이터 프리드라이버(213), 데이터 메인 드라이버(214), 클럭 프리드라이버(215) 및 클럭 메인 드라이버(216)를 포함한다.
상기 타이밍 제어부(211)는 상기 제 1 타이밍 제어 신호(timcnt1<1:n>)에 응답하여 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)의 타이밍을 제어하여 라이징 타이밍 제어 클럭(clk_rtim)과 폴링 타이밍 제어 클럭(clk_ftim)을 생성한다.
상기 파이프 레지스터(212)는 상기 제 1 GIO 데이터(data_gio1<1:m>) 중 4개(data_gio1<1:4>)를 동시에 래치하고, 순차적으로 인에이블 되는 4개의 파이프 출력 제어 신호(pout<1:4>)에 응답하여 래치된 데이터 중에서 라이징 데이터(rdata<1:2>)와 폴링 데이터(fdata<1:2>)를 한 비트씩 교대로 출력한다.
상기 데이터 프리드라이버(213)는 상기 라이징 타이밍 제어 클럭(clk_rtim)과 상기 폴링 타이밍 제어 클럭(clk_ftim)에 응답하여 상기 라이징 데이터(rdata<1:2>)와 상기 폴링 데이터(fdata<1:2>)를 한 비트씩 순차적으로 구동한다.
상기 데이터 메인 드라이버(214)는 상기 데이터 프리드라이버(213)로부터 출력되는 데이터를 구동하여 상기 제 1 구동 데이터(data_drv1<1:8>) 중 한 비트(data_drv1<1>)를 생성한다.
상기 클럭 프리드라이버(215)는 상기 라이징 타이밍 제어 클럭(clk_rtim)과 상기 폴링 타이밍 제어 클럭(clk_ftim)을 구동한다.
상기 클럭 메인 드라이버(216)는 상기 클럭 프리드라이버(215)의 출력 신호를 구동하여 상기 제 1 스트로브 신호(strb1)를 생성한다.
여기에서는, 상기 파이프 레지스터(212), 상기 데이터 프리드라이버(213) 및 데이터 메인 드라이버(214)가 한 개씩 구비되는 것을 나타내었지만, 상기 제 1 데이터 구동 수단(21)에는 상기 파이프 레지스터(212), 상기 데이터 프리드라이버(213) 및 상기 데이터 메인 드라이버(214)가 각각 8개씩 구비될 것이다. 그러나 상기 타이밍 제어부(211), 상기 클럭 프리드라이버(215) 및 상기 클럭 메인 드라이버(216)는 각각 한 개씩 구비된다. 그리고 상기 데이터 프리드라이버(213)와 상기 데이터 메인 드라이버(214)는 통칭하여 데이터 드라이버(217)라고 이를 수 있고, 상기 클럭 프리드라이버(215)와 상기 클럭 메인 드라이버(216)는 통칭하여 클럭 드라이버(218)라고 이를 수 있다. 즉, 상기 데이터 드라이버(217)는 상기 라이징 타이밍 제어 클럭(clk_rtim)과 상기 폴링 타이밍 제어 클럭(clk_ftim)에 응답하여 상기 라이징 데이터(rdata<1:2>)와 상기 폴링 데이터(fdata<1:2>)를 한 비트씩 순차적으로 구동하여 상기 제 1 구동 데이터(data_drv1<1:8>) 중 한 비트(data_drv1<1>)를 생성한다. 그리고, 상기 클럭 드라이버(218)는 상기 라이징 타 이밍 제어 클럭(clk_rtim)과 상기 폴링 타이밍 제어 클럭(clk_ftim)을 구동하여 상기 제 1 스트로브 신호(strb1)를 생성한다.
상기 파이프 레지스터(212)는 동시에 입력되는 상기 4개의 제 1 GIO 데이터(data_gio1<1:4>)를 동시에 래치하고, 상기 라이징 데이터(rdata<1:2>)와 상기 폴링 데이터(fdata<1:2>)를 한 비트씩 교대로 출력한다. 이후, 상기 데이터 프리드라이버(213)는 상기 라이징 타이밍 제어 클럭(clk_rtim)과 상기 폴링 타이밍 제어 클럭(clk_ftim)에 응답하여, 한 비트씩 교대로 입력되는 상기 라이징 데이터(rdata<1:2>)와 상기 폴링 데이터(fdata<1:2>)를 구동한다. 그리고 상기 클럭 프리드라이버(215)는 상기 라이징 타이밍 제어 클럭(clk_rtim)과 상기 폴링 타이밍 제어 클럭(clk_ftim)을 구동한다.
상기 라이징 타이밍 제어 클럭(clk_rtim)과 상기 폴링 타이밍 제어 클럭(clk_ftim)은 상기 타이밍 제어부(211)로부터 출력되는 클럭으로서, 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)에 대해 소정 시간 지연된 형태를 갖는다.
상기 데이터 프리드라이버(213)와 상기 클럭 프리드라이버(215)는 상기 라이징 타이밍 제어 클럭(clk_rtim)과 상기 폴링 타이밍 제어 클럭(clk_ftim)에 동기하여 동작하므로, 상기 데이터 프리드라이버(213)와 상기 클럭 프리드라이버(215) 각각의 구동 타이밍은 상기 라이징 타이밍 제어 클럭(clk_rtim)과 상기 폴링 타이밍 제어 클럭(clk_ftim)의 토글(Toggle) 타이밍에 의해 결정된다. 상기 데이터 메인 드라이버(214)와 상기 클럭 메인 드라이버(216)는 각각 데이터와 클럭의 입력 타이밍, 즉 상기 데이터 프리드라이버(213)와 상기 클럭 프리드라이버(215)의 구동 타 이밍에 의해 그 구동 타이밍이 결정되므로, 결국 상기 라이징 타이밍 제어 클럭(clk_rtim)과 상기 폴링 타이밍 제어 클럭(clk_ftim)의 토글 타이밍에 의한 구동 타이밍을 갖게 된다. 결과적으로, 상기 제 1 데이터 구동 수단(21)으로부터 상기 제 1 구동 데이터(data_drv1<1:8>) 및 상기 제 1 스트로브 신호(strb1)를 입력 받는 상기 제 1 버퍼링 수단(31)의 버퍼링 타이밍 또한 상기 라이징 타이밍 제어 클럭(clk_rtim)과 상기 폴링 타이밍 제어 클럭(clk_ftim)의 토글 타이밍에 의해 결정된다.
이 때, 상술했던 것처럼, 상기 제 1 내지 제 4 타이밍 제어 신호(timcnt1<1:n> ~ timcnt4<1:n>)는 각각 다른 논리값을 가질 수 있고, 이에 따라 상기 제 1 내지 제 4 데이터 구동 수단(21 ~ 24) 내의 각 라이징 타이밍 제어 클럭(clk_rtim)과 상기 폴링 타이밍 제어 클럭(clk_ftim)은 서로 토글 타이밍이 다를 수 있다. 상기 제 1 내지 제 4 데이터 구동 수단(21 ~ 24) 내의 각 라이징 타이밍 제어 클럭(clk_rtim)과 상기 폴링 타이밍 제어 클럭(clk_ftim)이 서로 다른 토글 타이밍을 갖게 되면, 상기 제 1 내지 제 4 데이터 구동 수단(21 ~ 24)은 서로 다른 타이밍에 동작하게 되고, 이에 따라 상기 제 1 내지 제 4 버퍼링 수단(31 ~ 34) 또한 서로 다른 타이밍에 동작하게 된다. 따라서 각 데이터 비트에 대해 상기 데이터 출력 회로가 동시에 데이터 출력 동작을 시작하지 않고, 몇 개의 비트 단위로 분산하여 데이터 출력 동작을 각각 시작하므로, 피크 전류의 양이 감소하게 되고 전원 노이즈가 억제되는 결과가 나타난다. 설계자는 피크 전류 및 전원 노이즈의 양에 따라, 상기 제 1 내지 제 4 타이밍 제어 신호(timcnt1<1:n> ~ timcnt4<1:n>)의 논 리값이 상술한 것처럼 서로 다르게 설정할 수 있으나, 두 개씩 같도록 설정할 수도 있고 모두 같게 설정할 수도 있다.
도 4는 도 3에 도시한 타이밍 제어부의 상세 구성도이다.
도시한 바와 같이, 상기 타이밍 제어부(211)는 상기 제 1 타이밍 제어 신호(timcnt1<1:n>)에 응답하여 상기 라이징 클럭(rclk)을 지연시켜 상기 라이징 타이밍 제어 클럭(clk_rtim)을 생성하는 라이징 타이밍 제어부(2112); 및 상기 제 1 타이밍 제어 신호(timcnt1<1:n>)에 응답하여 상기 폴링 클럭(fclk)을 지연시켜 상기 폴링 타이밍 제어 클럭(clk_ftim)을 생성하는 폴링 타이밍 제어부(2114);를 포함한다.
상기 라이징 타이밍 제어부(2112)는 상기 제 1 타이밍 제어 신호(timcnt1<1:n>)에 포함된 각 신호에 응답하여 앞 단으로부터 전달되는 신호를 지연시키는 n 개의 단위 지연기(UDLY<1:n>)를 포함한다.
각각의 단위 지연기(UDLY<1:n>)는 상기 라이징 클럭(rclk)과 상기 제 1 타이밍 제어 신호(timcnt1<1:n>)에 포함된 어느 하나의 신호를 입력 받는 제 1 낸드게이트(ND1); 상기 제 1 낸드게이트(ND1)의 출력 신호와 앞 단의 단위 지연기로부터 전달되는 신호를 입력 받는 제 2 낸드게이트(ND2); 및 상기 제 2 낸드게이트(ND2)의 출력 신호와 외부 공급전원(VDD)을 입력 받는 제 3 낸드게이트(ND3);를 각각 포함한다.
예외적으로, 가장 앞 단에 구비되는 단위 지연기(UDLY<1>)의 제 2 낸드게이트(ND2)는 앞 단의 단위 지연기의 출력 신호 대신 상기 외부 공급전원(VDD)을 공급 받는다. 그리고 가장 뒤 단에 구비되는 단위 지연기(UDLY<n>)의 제 3 낸드게이트(ND3)는 상기 라이징 타이밍 제어 클럭(clk_rtim)을 출력한다.
상기 폴링 타이밍 제어부(2114)는 상기 라이징 타이밍 제어부(2112)와 같은 형태로 구성되며, 단지 상기 라이징 클럭(rclk) 대신 상기 폴링 클럭(fclk)이 입력되고 상기 라이징 타이밍 제어 클럭(clk_rtim) 대신 상기 폴링 타이밍 제어 클럭(clk_ftim)이 출력된다는 점이 상이할 뿐이다. 따라서, 상기 폴링 타이밍 제어부(2114)의 구성에 대한 상세한 설명은 생략하기로 한다.
상기 제 1 타이밍 제어 신호(timcnt1<1:n>)에는 논리값이 '1'인 신호가 한 개만 포함된다. 따라서, 논리값이 ‘1’인 신호가 몇 번째 비트에 있는지에 따라, 상기 라이징 클럭(rclk) 또는 상기 폴링 클럭(fclk)이 거치게 되는 지연 소자의 개수가 결정되고, 이에 따라 상기 라이징 타이밍 제어 클럭(clk_rtim) 또는 상기 폴링 타이밍 제어 클럭(clk_ftim)의 토글 타이밍이 결정된다.
상기 제 1 내지 제 4 타이밍 제어 신호(timcnt1<1:n> ~ timcnt4<1:n>)는 논리값이 ‘1’인 신호를 각각 다른 비트에 포함할 수 있다. 이 경우, 상기 제 1 내지 제 4 데이터 구동 수단(21 ~ 24)에서 활용되는 상기 라이징 타이밍 제어 클럭(clk_rtim)과 상기 폴링 타이밍 제어 클럭(clk_ftim)의 토글 타이밍은 각각 다를 수 있고, 상기 제 1 내지 제 4 데이터 구동 수단(21 ~ 24)과 상기 제 1 내지 제 4 버퍼링 수단(31 ~ 34)의 동작 타이밍은 각각 상이할 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로의 동작을 설명하기 위한 타이밍도이다.
도면에는, 상기 제 1 내지 제 4 타이밍 제어 신호(timcnt1<1:n> ~ timcnt4<1:n>)가 모두 같은 논리값을 갖는 경우(A), 상기 제 1 내지 제 4 데이터 출력 스트로브 클럭(dqs1 ~ dqs4)과 이 때의 피크 전류량이 도시되어 있다. 이 경우, 상기 데이터 출력 회로는 종래 기술과 같은 형태로 동작하며, 이 때의 피크 전류량 또한 종래와 같다.
도면에는 상기 제 1 내지 제 4 타이밍 제어 신호(timcnt1<1:n> ~ timcnt4<1:n>)가 두 개씩 같은 논리값을 갖는 경우(B)와, 상기 제 1 내지 제 4 타이밍 제어 신호(timcnt1<1:n> ~ timcnt4<1:n>)가 각각 서로 다른 논리값을 갖는 경우(C)의 상기 제 1 내지 제 4 데이터 출력 스트로브 클럭(dqs1 ~ dqs4)과 이 때의 피크 전류량이 도시되어 있다. 도시된 것처럼, 상기 제 1 내지 제 4 타이밍 제어 신호(timcnt1<1:n> ~ timcnt4<1:n>)가 서로 다른 논리값을 갖는 경우에, 상기 데이터 출력 회로 내의 피크 전류량은 가장 작게 나타나며, 이 경우 전원 노이즈가 가장 적게 나타날 것이라는 것은 쉽게 예측될 수 있다.
상술한 바와 같이, 본 발명의 반도체 메모리 장치의 데이터 출력 회로는, 글로벌 라인으로부터 출력되는 데이터를 몇 개 단위로 묶고, 각각의 단위마다 구동 및 버퍼링되는 타이밍을 다르게 함으로써, 데이터 출력 동작시 발생하는 피크 전류량을 감소시키고, 전원 노이즈를 억제할 수 있다. 이에 따라, 반도체 메모리 장치의 전체적인 전원 노이즈를 감소시킬 수 있고, 전력 효율을 증가시킬 수 있어, 반도체 메모리 장치의 저전력화 구현을 보다 효율적으로 지원할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 타이밍 제어 신호 생성 수단의 상세 구성도,
도 3은 도 1에 도시한 제 1 데이터 구동 수단의 상세 구성도,
도 4는 도 3에 도시한 타이밍 제어부의 상세 구성도,
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 데이터 출력 회로의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 타이밍 제어 신호 생성 수단 21 : 제 1 데이터 구동 수단
31 : 제 1 버퍼링 수단 211 : 타이밍 제어부
212 : 파이프 레지스터 213 : 데이터 프리드라이버
214 : 데이터 메인 드라이버 215 : 클럭 프리드라이버
216 : 클럭 메인 드라이버

Claims (20)

  1. 제 1 및 제 2 타이밍 제어 신호를 생성하는 타이밍 제어 신호 생성 수단;
    상기 제 1 타이밍 제어 신호에 응답하여 내부 클럭과 제 1 글로벌 라인 데이터를 이용하여 제 1 구동 데이터를 생성하는 제 1 데이터 구동 수단;
    상기 제 1 구동 데이터를 버퍼링하여 제 1 출력 데이터를 생성하는 제 1 버퍼링 수단;
    상기 제 2 타이밍 제어 신호에 응답하여 상기 내부 클럭과 제 2 글로벌 라인 데이터를 이용하여 제 2 구동 데이터를 생성하는 제 2 데이터 구동 수단; 및
    상기 제 2 구동 데이터를 버퍼링하여 제 2 출력 데이터를 생성하는 제 2 버퍼링 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  2. 제 1 항에 있어서,
    상기 타이밍 제어 수단은, 각각 복수 비트의 디지털 신호로서 구현되며 서로 다른 논리값을 갖는 상기 제 1 및 제 2 타이밍 제어 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 타이밍 제어 수단은,
    퓨즈 회로 또는 레지스터 회로에 의해 설정된 신호 또는 제 1 테스트 신호에 응답하여 상기 제 1 타이밍 제어 신호를 생성하는 제 1 신호 생성부; 및
    퓨즈 회로 또는 레지스터 회로에 의해 설정된 신호 또는 제 2 테스트 신호에 응답하여 상기 제 2 타이밍 제어 신호를 생성하는 제 2 신호 생성부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  4. 제 1 항에 있어서,
    상기 제 1 내지 제 2 데이터 구동 수단은, 상기 제 1 및 제 2 타이밍 제어 신호에 응답하여 서로 다른 타이밍에 상기 제 1 및 제 2 구동 데이터를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 제 1 데이터 구동 수단은, 상기 제 1 타이밍 제어 신호에 응답하여 상기 내부 클럭을 이용하여 제 1 스트로브 신호를 생성하는 회로 구성을 추가로 포함하며,
    상기 제 2 데이터 구동 수단은, 상기 제 2 타이밍 제어 신호에 응답하여 상기 내부 클럭을 이용하여 제 2 스트로브 신호를 생성하는 회로 구성을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  6. 제 5 항에 있어서,
    상기 제 1 내지 제 2 데이터 구동 수단은, 상기 제 1 및 제 2 타이밍 제어 신호에 응답하여 서로 다른 타이밍에 상기 제 1 및 제 2 스트로브 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  7. 제 5 항에 있어서,
    상기 제 1 버퍼링 수단은, 상기 제 1 스트로브 신호를 버퍼링하여 제 1 데이터 출력 스트로브 클럭을 생성하는 회로 구성을 추가로 포함하며,
    상기 제 2 버퍼링 수단은, 상기 제 2 스트로브 신호를 버퍼링하여 제 2 데이터 출력 스트로브 클럭을 생성하는 회로 구성을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  8. 제 5 항에 있어서,
    상기 내부 클럭은 라이징 클럭과 폴링 클럭을 포함하며,
    상기 제 1 데이터 구동 수단은,
    상기 제 1 타이밍 제어 신호에 응답하여 상기 라이징 클럭과 상기 폴링 클럭의 타이밍을 제어하여 라이징 타이밍 제어 클럭과 폴링 타이밍 제어 클럭을 생성하는 타이밍 제어부;
    상기 제 1 글로벌 라인 데이터를 래치하고, 파이프 출력 제어 신호에 응답하여 라이징 데이터와 폴링 데이터를 출력하는 파이프 레지스터;
    상기 라이징 타이밍 제어 클럭과 상기 폴링 타이밍 제어 클럭에 응답하여 상 기 라이징 데이터와 상기 폴링 데이터를 한 비트씩 순차적으로 구동하는 데이터 프리드라이버;
    상기 데이터 프리드라이버로부터 출력되는 데이터를 구동하여 상기 제 1 구동 데이터를 생성하는 데이터 메인 드라이버;
    상기 라이징 타이밍 제어 클럭과 상기 폴링 타이밍 제어 클럭을 구동하는 클럭 프리드라이버; 및
    상기 클럭 프리드라이버의 출력 신호를 구동하여 상기 제 1 스트로브 신호를 생성하는 클럭 메인 드라이버;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  9. 제 8 항에 있어서,
    상기 타이밍 제어부는,
    상기 제 1 타이밍 제어 신호에 응답하여 상기 라이징 클럭을 지연시켜 상기 라이징 타이밍 제어 클럭을 생성하는 라이징 타이밍 제어부; 및
    상기 제 1 타이밍 제어 신호에 응답하여 상기 폴링 클럭을 지연시켜 상기 폴링 타이밍 제어 클럭을 생성하는 폴링 타이밍 제어부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  10. 제 5 항에 있어서,
    상기 내부 클럭은 라이징 클럭과 폴링 클럭을 포함하며,
    상기 제 2 데이터 구동 수단은,
    상기 제 2 타이밍 제어 신호에 응답하여 상기 라이징 클럭과 상기 폴링 클럭의 타이밍을 제어하여 라이징 타이밍 제어 클럭과 폴링 타이밍 제어 클럭을 생성하는 타이밍 제어부;
    상기 제 2 글로벌 라인 데이터를 래치하고, 파이프 출력 제어 신호에 응답하여 라이징 데이터와 폴링 데이터를 출력하는 파이프 레지스터;
    상기 라이징 타이밍 제어 클럭과 상기 폴링 타이밍 제어 클럭에 응답하여 상기 라이징 데이터와 상기 폴링 데이터를 한 비트씩 순차적으로 구동하는 데이터 프리드라이버;
    상기 데이터 프리드라이버로부터 출력되는 데이터를 구동하여 상기 제 2 구동 데이터를 생성하는 데이터 메인 드라이버;
    상기 라이징 타이밍 제어 클럭과 상기 폴링 타이밍 제어 클럭을 구동하는 클럭 프리드라이버; 및
    상기 클럭 프리드라이버의 출력 신호를 구동하여 상기 제 2 스트로브 신호를 생성하는 클럭 메인 드라이버;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  11. 제 10 항에 있어서,
    상기 타이밍 제어부는,
    상기 제 2 타이밍 제어 신호에 응답하여 상기 라이징 클럭을 지연시켜 상기 라이징 타이밍 제어 클럭을 생성하는 라이징 타이밍 제어부; 및
    상기 제 2 타이밍 제어 신호에 응답하여 상기 폴링 클럭을 지연시켜 상기 폴링 타이밍 제어 클럭을 생성하는 폴링 타이밍 제어부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  12. 제 1 항에 있어서,
    상기 제 1 버퍼링 수단에 상기 제 1 구동 데이터와 상기 제 1 스트로브 신호가 입력되는 타이밍에 따라 상기 제 1 출력 데이터와 상기 제 1 데이터 출력 스트로브 클럭이 출력되는 타이밍이 결정되며,
    상기 제 2 버퍼링 수단에 상기 제 2 구동 데이터와 상기 제 2 스트로브 신호가 입력되는 타이밍에 따라 상기 제 2 출력 데이터와 상기 제 2 데이터 출력 스트로브 클럭이 출력되는 타이밍이 결정되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  13. 복수 비트의 타이밍 제어 신호를 생성하는 타이밍 제어 신호 생성 수단;
    상기 타이밍 제어 신호에 응답하여 내부 클럭의 타이밍을 제어하여 타이밍 제어 클럭을 생성하는 타이밍 제어부; 및
    상기 타이밍 제어 클럭에 응답하여 복수 비트의 데이터를 한 비트씩 순차적으로 구동하여 구동 데이터를 생성하는 데이터 드라이버;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  14. 제 13 항에 있어서,
    상기 타이밍 제어 수단은,
    퓨즈 회로 또는 레지스터 회로를 구비하여 코드 신호를 생성하는 코드 생성부; 및
    테스트 인에이블 신호에 응답하여 상기 코드 신호 또는 테스트 신호를 선택적으로 상기 타이밍 제어 신호로서 출력하는 선택부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  15. 제 13 항에 있어서,
    상기 타이밍 제어 신호는 제 1 논리값인 신호를 한 개 포함하는 복수 개의 신호의 조합으로서 구현되며,
    상기 타이밍 제어부는, 상기 타이밍 제어 신호에 포함된 각 신호에 응답하여 앞 단으로부터 전달되는 신호를 지연시키는 복수 개의 단위 지연기를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  16. 제 13 항에 있어서,
    글로벌 라인 데이터를 래치하고, 파이프 출력 제어 신호에 응답하여 상기 데이터 드라이버에 입력되는 복수 비트의 데이터를 출력하는 파이프 레지스터를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  17. 제 13 항에 있어서,
    상기 데이터 드라이버는,
    상기 타이밍 제어 클럭에 응답하여 상기 복수 비트의 데이터를 한 비트씩 순차적으로 구동하는 데이터 프리드라이버; 및
    상기 프리드라이버의 출력 데이터를 구동하여 상기 구동 데이터를 생성하는 데이터 메인 드라이버;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  18. 제 13 항에 있어서,
    상기 내부 클럭을 구동하여 스트로브 신호를 생성하는 클럭 드라이버를 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  19. 제 18 항에 있어서,
    상기 클럭 드라이버는,
    상기 내부 클럭을 구동하는 클럭 프리드라이버; 및
    상기 클럭 프리드라이버의 출력 신호를 구동하여 상기 스트로브 신호를 생성하는 클럭 메인 드라이버;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
  20. 제 18 항에 있어서,
    상기 구동 데이터와 상기 스트로브 신호를 각각 버퍼링하여 출력 데이터와 데이터 출력 스트로브 클럭을 생성하는 버퍼링 수단을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 출력 회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8687458B2 (en) 2011-01-31 2014-04-01 SK Hynix Inc. Semiconductor apparatus for reducing cross talk and semiconductor system using the same

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101097466B1 (ko) * 2009-11-30 2011-12-23 주식회사 하이닉스반도체 반도체 메모리 장치
KR20110088947A (ko) * 2010-01-29 2011-08-04 주식회사 하이닉스반도체 반도체 메모리의 데이터 출력 회로
KR101212760B1 (ko) * 2010-10-29 2012-12-14 에스케이하이닉스 주식회사 반도체 장치의 입출력 회로 및 방법 및 이를 포함하는 시스템
KR20130129784A (ko) * 2012-05-21 2013-11-29 에스케이하이닉스 주식회사 데이터출력회로 및 반도체메모리장치
KR20160068561A (ko) * 2014-12-05 2016-06-15 에스케이하이닉스 주식회사 데이터 출력 회로, 이를 구비하는 반도체 메모리 장치 및 동작방법
KR20160091588A (ko) * 2015-01-26 2016-08-03 에스케이하이닉스 주식회사 반도체 장치
CN110059047B (zh) * 2018-01-18 2022-05-31 华为技术有限公司 驱动电路以及串行解串器
KR102517463B1 (ko) * 2018-04-27 2023-04-04 에스케이하이닉스 주식회사 반도체장치
US10395701B1 (en) * 2018-05-09 2019-08-27 Micron Technology, Inc. Memory device with a latching mechanism
KR20210051365A (ko) * 2019-10-30 2021-05-10 에스케이하이닉스 주식회사 반도체장치

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05218848A (ja) * 1992-02-03 1993-08-27 Hitachi Ltd 半導体集積回路
JPH07249976A (ja) * 1994-03-10 1995-09-26 Fujitsu Ltd 同時変化出力によるノイズの低減回路
JPH09181593A (ja) * 1995-12-26 1997-07-11 Toshiba Corp ディジタル出力段回路
JPH09190690A (ja) * 1996-01-08 1997-07-22 Toshiba Corp 入出力装置
JP3716080B2 (ja) * 1997-08-28 2005-11-16 エルピーダメモリ株式会社 半導体記憶装置の出力回路
KR100296913B1 (ko) * 1999-06-28 2001-07-12 박종섭 반도체메모리장치의 데이터스트로브신호 출력버퍼
US6240042B1 (en) 1999-09-02 2001-05-29 Micron Technology, Inc. Output circuit for a double data rate dynamic random access memory, double data rate dynamic random access memory, method of clocking data out from a double data rate dynamic random access memory and method of providing a data strobe signal
KR100486263B1 (ko) * 2002-09-19 2005-05-03 삼성전자주식회사 Ｓｄｒ/ｄｄｒ 겸용 반도체 메모리 장치의 데이터 출력 회로
KR20040037837A (ko) * 2002-10-30 2004-05-08 주식회사 하이닉스반도체 반도체 장치의 데이터 출력버퍼회로
KR100668829B1 (ko) 2004-10-12 2007-01-16 주식회사 하이닉스반도체 메모리 장치용 데이타 출력 제어 회로
JP4203489B2 (ja) * 2005-03-16 2009-01-07 シャープ株式会社 半導体記憶装置
JP2007012141A (ja) * 2005-06-29 2007-01-18 Fujitsu Ltd 半導体記憶装置
KR100668499B1 (ko) * 2006-02-09 2007-01-12 주식회사 하이닉스반도체 반도체 메모리 장치의 데이터 출력 회로 및 방법
JP2007272943A (ja) * 2006-03-30 2007-10-18 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置
KR100776740B1 (ko) * 2006-05-08 2007-11-19 주식회사 하이닉스반도체 반도체 메모리의 데이터 출력장치 및 방법
JP4209430B2 (ja) * 2006-05-25 2009-01-14 パナソニック株式会社 ドライバ制御装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8687458B2 (en) 2011-01-31 2014-04-01 SK Hynix Inc. Semiconductor apparatus for reducing cross talk and semiconductor system using the same

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