JPH05218848A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05218848A JPH05218848A JP4047486A JP4748692A JPH05218848A JP H05218848 A JPH05218848 A JP H05218848A JP 4047486 A JP4047486 A JP 4047486A JP 4748692 A JP4748692 A JP 4748692A JP H05218848 A JPH05218848 A JP H05218848A
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- Japan
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- circuits
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- buffer circuits
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】
【目的】 複数の出力バッファ回路の出力論理が一斉に
切り替えられる際の誤動作を防止させる。 【構成】 複数の論理出力バッファ回路を有する半導体
集積回路であって、各出力バッファ回路の入力信号また
は入力信号源の遅延を個別に制御することにより、各出
力バッファ回路における出力論理の切替タイミングを一
定範囲内で分散させる。 【効果】 各出力バッファ回路における電源電圧変動が
拡散・縮小される。
切り替えられる際の誤動作を防止させる。 【構成】 複数の論理出力バッファ回路を有する半導体
集積回路であって、各出力バッファ回路の入力信号また
は入力信号源の遅延を個別に制御することにより、各出
力バッファ回路における出力論理の切替タイミングを一
定範囲内で分散させる。 【効果】 各出力バッファ回路における電源電圧変動が
拡散・縮小される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路、さら
には同時に動作させられる多数の高速論理出力バッファ
回路を有するＩＣ（半導体集積回路）に適用して有効な
技術に関するものであって、たとえば多ビットの並列出
力端子を有するメモリーＩＣやカラーパレットＬＳＩ
（大規模半導体集積回路）に利用して有効な技術に関す
るものである。
には同時に動作させられる多数の高速論理出力バッファ
回路を有するＩＣ（半導体集積回路）に適用して有効な
技術に関するものであって、たとえば多ビットの並列出
力端子を有するメモリーＩＣやカラーパレットＬＳＩ
（大規模半導体集積回路）に利用して有効な技術に関す
るものである。
【０００２】
【従来の技術】たとえばメモリーＩＣやカラーパレット
ＬＳＩなどのように、多ビットの並列出力端子を有する
高速論理ＩＣでは、出力端子ごとに設けられた高速論理
出力バッファ回路によって、各出力端子をハイからロウ
またはロウからハイへ論理駆動して多ビットのデータを
並列に出力することが行なわれる（たとえば、日経ＢＰ
社刊行「日経エレクトロニクス １９８９年８月２１日
号 ｎｏ．４８０」２９１頁を参照）。ここで、従来の
この種の半導体集積回路では、各ビットでの論理出力タ
イミングをできるだけ同一に揃えるべく、各出力バッフ
ァ回路間での伝達遅延差を小さくすることが行なわれて
いた。
ＬＳＩなどのように、多ビットの並列出力端子を有する
高速論理ＩＣでは、出力端子ごとに設けられた高速論理
出力バッファ回路によって、各出力端子をハイからロウ
またはロウからハイへ論理駆動して多ビットのデータを
並列に出力することが行なわれる（たとえば、日経ＢＰ
社刊行「日経エレクトロニクス １９８９年８月２１日
号 ｎｏ．４８０」２９１頁を参照）。ここで、従来の
この種の半導体集積回路では、各ビットでの論理出力タ
イミングをできるだけ同一に揃えるべく、各出力バッフ
ァ回路間での伝達遅延差を小さくすることが行なわれて
いた。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。すなわち、従来の半導体集積
回路では、図６に示すように、複数の出力バッファ回路
の出力論理（Ｙ１〜Ｙｎ）がハイからロウまたはロウか
らハイのいずれか一方に一斉に切り替えられる際に、各
出力バッファ回路においてそれぞれに生じる電源電圧Ｖ
ｃｃの変動が同一タイミングに集中する。この結果、急
激な電源電圧変動（ｄＶｃｃ／ｄｔ）が生じ、この電圧
変動（ｄＶｃｃ／ｄｔ）が大きな過渡ノイズＮｘを誘起
する。この結果、同一方向への論理切替が複数箇所で同
時に生じる特定パターンの出力時に誤動作が生じる、と
いう問題が生じていた。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。すなわち、従来の半導体集積
回路では、図６に示すように、複数の出力バッファ回路
の出力論理（Ｙ１〜Ｙｎ）がハイからロウまたはロウか
らハイのいずれか一方に一斉に切り替えられる際に、各
出力バッファ回路においてそれぞれに生じる電源電圧Ｖ
ｃｃの変動が同一タイミングに集中する。この結果、急
激な電源電圧変動（ｄＶｃｃ／ｄｔ）が生じ、この電圧
変動（ｄＶｃｃ／ｄｔ）が大きな過渡ノイズＮｘを誘起
する。この結果、同一方向への論理切替が複数箇所で同
時に生じる特定パターンの出力時に誤動作が生じる、と
いう問題が生じていた。
【０００４】そこで、従来においては、電源幹線の分離
や電源バイパスの強化などによって上記問題に対処して
いた。しかし、電源電圧の変動は、出力バッファ回路が
高速化するほど、急激かつ大きくなる。このため、最近
の高速化された半導体集積回路では、上述した従来の対
処方法だけでは、誤動作を十分に抑えることができなく
なってきた。本発明の目的は、複数の出力バッファ回路
の出力論理が一斉に切り替えられる際の誤動作を防止さ
せる、という技術を提供することにある。本発明の前記
ならびにそのほかの目的と特徴は、本明細書の記述およ
び添付図面からあきらかになるであろう。
や電源バイパスの強化などによって上記問題に対処して
いた。しかし、電源電圧の変動は、出力バッファ回路が
高速化するほど、急激かつ大きくなる。このため、最近
の高速化された半導体集積回路では、上述した従来の対
処方法だけでは、誤動作を十分に抑えることができなく
なってきた。本発明の目的は、複数の出力バッファ回路
の出力論理が一斉に切り替えられる際の誤動作を防止さ
せる、という技術を提供することにある。本発明の前記
ならびにそのほかの目的と特徴は、本明細書の記述およ
び添付図面からあきらかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。すなわち、複数の論理出力バッフ
ァ回路を有する半導体集積回路であって、各出力バッフ
ァ回路の入力信号または入力信号源の遅延を個別に制御
することにより、各出力バッファ回路における出力論理
の切替タイミングを一定範囲内で分散させる、というも
のである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。すなわち、複数の論理出力バッフ
ァ回路を有する半導体集積回路であって、各出力バッフ
ァ回路の入力信号または入力信号源の遅延を個別に制御
することにより、各出力バッファ回路における出力論理
の切替タイミングを一定範囲内で分散させる、というも
のである。
【０００６】
【作用】上述した手段によれば、複数の出力バッファ回
路の出力論理が一斉に切替駆動されても、各出力バッフ
ァ回路における電源電圧変動はそれぞれ少しずつタイミ
ングをずらして生じるようになる。これにより、急激な
電源電圧変動およびこれにともなう大きな過渡ノイズの
発生が抑制されて、複数の出力バッファ回路の出力論理
が一斉に切り替えられる際の誤動作を防止させる、とい
う目的が達成される。
路の出力論理が一斉に切替駆動されても、各出力バッフ
ァ回路における電源電圧変動はそれぞれ少しずつタイミ
ングをずらして生じるようになる。これにより、急激な
電源電圧変動およびこれにともなう大きな過渡ノイズの
発生が抑制されて、複数の出力バッファ回路の出力論理
が一斉に切り替えられる際の誤動作を防止させる、とい
う目的が達成される。
【０００７】
【実施例】以下、本発明の好適な実施例を図面を参照し
ながら説明する。なお、図において、同一符号は同一あ
るいは相当部分を示すものとする。図１は本発明の技術
が適用された半導体集積回路の一実施例を示したもので
あって、１は半導体基板、２は多数の論理入力バッファ
回路２−１〜２−ｍを含む入力部、３は上記入力部２を
介して入力される論理信号に基づいて動作する内部回
路、４は多数の高速論理出力バッファ回路４−１〜４−
ｎを含む出力部、５は各出力バッファ回路４−１〜４−
ｎにおける出力論理の切替タイミングを一定範囲内で分
散させる出力遅延制御回路、Ｘ１〜Ｘｍは入力、Ｙ１〜
Ｙｎは出力、Ｖｃｃは電源電位、ＧＮＤは基準電位であ
る。
ながら説明する。なお、図において、同一符号は同一あ
るいは相当部分を示すものとする。図１は本発明の技術
が適用された半導体集積回路の一実施例を示したもので
あって、１は半導体基板、２は多数の論理入力バッファ
回路２−１〜２−ｍを含む入力部、３は上記入力部２を
介して入力される論理信号に基づいて動作する内部回
路、４は多数の高速論理出力バッファ回路４−１〜４−
ｎを含む出力部、５は各出力バッファ回路４−１〜４−
ｎにおける出力論理の切替タイミングを一定範囲内で分
散させる出力遅延制御回路、Ｘ１〜Ｘｍは入力、Ｙ１〜
Ｙｎは出力、Ｖｃｃは電源電位、ＧＮＤは基準電位であ
る。
【０００８】ここで、出力遅延制御回路５は、図２にそ
の構成例を示すように、同時切替数検出論理回路５１、
出力タイミング制御回路５２、条件設定レジスタ５３、
ラッチ回路列５４によって構成される。同時切替数検出
論理回路５１は、各出力バッファ回路４−１〜４−ｎの
入力論理の変化状態をモニターし、複数の入力論理がハ
イからロウまたはロウからハイのいずれか一方に同時に
変化し、かつその同時変化数があらかじめ設定した数よ
り多かった場合に、出力タイミング制御回路５２を介し
て、各出力バッファ回路４−１〜４−ｎの出力動作タイ
ミング（イネーブル・タイミング）をそれぞれ異なる時
間で遅延させる制御を行なわせる。ラッチ回路列５３
は、各バッファ回路４−１〜４−ｎの定常的な入力論理
状態を保持して同時切替数検出論理回路５１に与える。
条件設定レジスタ５４には、出力タイミング制御を行な
わせるか否かの同時検出数を保持し、上記同時切替数検
出論理回路５１に与える。このラッチ回路列５３と条件
設定レジスタ５４の内容に参照しながら上記同時切替数
検出論理回路５１の検出動作が行なわれるようになって
いる。
の構成例を示すように、同時切替数検出論理回路５１、
出力タイミング制御回路５２、条件設定レジスタ５３、
ラッチ回路列５４によって構成される。同時切替数検出
論理回路５１は、各出力バッファ回路４−１〜４−ｎの
入力論理の変化状態をモニターし、複数の入力論理がハ
イからロウまたはロウからハイのいずれか一方に同時に
変化し、かつその同時変化数があらかじめ設定した数よ
り多かった場合に、出力タイミング制御回路５２を介し
て、各出力バッファ回路４−１〜４−ｎの出力動作タイ
ミング（イネーブル・タイミング）をそれぞれ異なる時
間で遅延させる制御を行なわせる。ラッチ回路列５３
は、各バッファ回路４−１〜４−ｎの定常的な入力論理
状態を保持して同時切替数検出論理回路５１に与える。
条件設定レジスタ５４には、出力タイミング制御を行な
わせるか否かの同時検出数を保持し、上記同時切替数検
出論理回路５１に与える。このラッチ回路列５３と条件
設定レジスタ５４の内容に参照しながら上記同時切替数
検出論理回路５１の検出動作が行なわれるようになって
いる。
【０００９】次に、動作について説明する。図３は、上
述した出力バッファ回路４−１〜４−ｎの入力Ｙｉ１〜
Ｙｉｎ、出力Ｙ１〜Ｙｎ、および電源電位Ｖｃｃの変化
状態を同一時間軸上に示した波形図である。図１〜３に
おいて、出力バッファ回路４−１〜４−ｎの入力Ｙｉ１
〜Ｙｉｎの中の一定数以上がロウからハイまたはハイか
らロウに同一タイミングで一斉に切り替えられた場合、
各出力バッファ回路４−１〜４−ｎの出力Ｙ１〜Ｙｎ
は、それぞれの出力動作タイミングが互いに少しずつ異
なる時間で遅延制御されることにより、特定のタイミン
グに集中することなく、一定時間幅内でほぼ均等に分散
してロウからハイまたはハイからロウに切り替わる。こ
れにより、電源電圧Ｖｃｃの急激な変動およびこれにと
もなう大きな過渡ノイズ（Ｎｘ）の発生が抑制され、複
数の出力バッファ回路の出力論理が一斉に切り替えられ
る際の誤動作が防止される。なお、タイミングを分散さ
せる時間幅は、上記出力バッファ回路４−１〜４−ｎが
接続される他の半導体集積回路あるいは回路の動作に影
響を与えない範囲内であらかじめ設定される。
述した出力バッファ回路４−１〜４−ｎの入力Ｙｉ１〜
Ｙｉｎ、出力Ｙ１〜Ｙｎ、および電源電位Ｖｃｃの変化
状態を同一時間軸上に示した波形図である。図１〜３に
おいて、出力バッファ回路４−１〜４−ｎの入力Ｙｉ１
〜Ｙｉｎの中の一定数以上がロウからハイまたはハイか
らロウに同一タイミングで一斉に切り替えられた場合、
各出力バッファ回路４−１〜４−ｎの出力Ｙ１〜Ｙｎ
は、それぞれの出力動作タイミングが互いに少しずつ異
なる時間で遅延制御されることにより、特定のタイミン
グに集中することなく、一定時間幅内でほぼ均等に分散
してロウからハイまたはハイからロウに切り替わる。こ
れにより、電源電圧Ｖｃｃの急激な変動およびこれにと
もなう大きな過渡ノイズ（Ｎｘ）の発生が抑制され、複
数の出力バッファ回路の出力論理が一斉に切り替えられ
る際の誤動作が防止される。なお、タイミングを分散さ
せる時間幅は、上記出力バッファ回路４−１〜４−ｎが
接続される他の半導体集積回路あるいは回路の動作に影
響を与えない範囲内であらかじめ設定される。
【００１０】図４は本発明の第２の実施例の要部を示
す。この第２の実施例では、上述した出力バッファ回路
４−１〜４−ｎの入力信号源である入力信号（Ｘ１〜Ｘ
ｍ）の各伝達経路にそれぞれ遅延回路６−１〜６−ｋを
設けるとともに、伝達経路ごとの遅延時間を切替設定す
るための選択スイッチ回路７−１〜７−ｍと、各選択ス
イッチ回路７−１〜７−ｍの選択状態を外部からの設定
データで個別に設定する切替レジスタ８とを設ける。こ
れにより、各出力バッファ回路４−１〜４−ｎにおける
出力論理の切替タイミングを互いに少しずつ異ならせ
て、電源電圧の変動および過渡ノイズの発生を小さく分
散させている。
す。この第２の実施例では、上述した出力バッファ回路
４−１〜４−ｎの入力信号源である入力信号（Ｘ１〜Ｘ
ｍ）の各伝達経路にそれぞれ遅延回路６−１〜６−ｋを
設けるとともに、伝達経路ごとの遅延時間を切替設定す
るための選択スイッチ回路７−１〜７−ｍと、各選択ス
イッチ回路７−１〜７−ｍの選択状態を外部からの設定
データで個別に設定する切替レジスタ８とを設ける。こ
れにより、各出力バッファ回路４−１〜４−ｎにおける
出力論理の切替タイミングを互いに少しずつ異ならせ
て、電源電圧の変動および過渡ノイズの発生を小さく分
散させている。
【００１１】図５は本発明の第３の実施例の要部を示
す。この第３の実施例では、上述した出力バッファ回路
４−１〜４−ｎの入力側にそれぞれ遅延時間が少しずつ
異なる遅延回路６−１〜６−４を介在させることによ
り、各出力バッファ回路４−１〜４−ｎにおける出力論
理の切替タイミングを互いに少しずつ異ならせて、電源
電圧の変動および過渡ノイズの発生を分散させている。
なお、遅延回路６−１〜６−４の遅延時間は、必ずしも
出力Ｙ１〜Ｙｎの数だけ用意する必要はなく、少なくと
も同一タイミングで行なわれる出力切替数が誤動作発生
の防止に効果が得られる範囲内で複数通り用意すればよ
い。
す。この第３の実施例では、上述した出力バッファ回路
４−１〜４−ｎの入力側にそれぞれ遅延時間が少しずつ
異なる遅延回路６−１〜６−４を介在させることによ
り、各出力バッファ回路４−１〜４−ｎにおける出力論
理の切替タイミングを互いに少しずつ異ならせて、電源
電圧の変動および過渡ノイズの発生を分散させている。
なお、遅延回路６−１〜６−４の遅延時間は、必ずしも
出力Ｙ１〜Ｙｎの数だけ用意する必要はなく、少なくと
も同一タイミングで行なわれる出力切替数が誤動作発生
の防止に効果が得られる範囲内で複数通り用意すればよ
い。
【００１２】以上、本発明者によってなされた発明を実
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。以上の
説明では主として、本発明者によってなされた発明をそ
の背景となった利用分野であるメモリーＩＣおよびカラ
ーパレットＬＳＩに適用した場合について説明したが、
それに限定されるものではなく、たとえばバスドライバ
などの論理ＩＣにも適用できる。
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。以上の
説明では主として、本発明者によってなされた発明をそ
の背景となった利用分野であるメモリーＩＣおよびカラ
ーパレットＬＳＩに適用した場合について説明したが、
それに限定されるものではなく、たとえばバスドライバ
などの論理ＩＣにも適用できる。
【００１３】
【発明の効果】本願において開示される発明のうち、代
表的なものの概要を簡単に説明すれば、下記のとおりで
ある。すなわち、複数の出力バッファ回路の出力論理が
一斉に切り替えられる際の誤動作を防止することができ
る、という効果が得られる。
表的なものの概要を簡単に説明すれば、下記のとおりで
ある。すなわち、複数の出力バッファ回路の出力論理が
一斉に切り替えられる際の誤動作を防止することができ
る、という効果が得られる。
【図１】本発明の技術が適用された半導体集積回路の第
１の実施例を示す回路図
１の実施例を示す回路図
【図２】図１に示した半導体集積回路の一部をなす出力
遅延制御回路の構成例を示す図
遅延制御回路の構成例を示す図
【図３】本発明による半導体集積回路の出力と電源電圧
の状態を示す波形図
の状態を示す波形図
【図４】本発明の第２の実施例の要部を示す回路図
【図５】本発明の第３の実施例の要部を示す回路図
【図６】従来の半導体集積回路の出力と電源電圧の状態
を示す波形図
を示す波形図
１ 半導体集積回路 ２ 入力部 ２−１〜２−ｍ 入力バッファ回路 Ｘ１〜Ｘｍ 入力 ３ 内部回路 ４ 出力部 ４−１〜４−ｎ 出力バッファ回路 Ｙ１〜Ｙｎ 出力 ５ 出力遅延制御回路 ５１ 同時切替数検出論理回路 ５２ 出力タイミング制御回路 ５３ 条件設定レジスタ ５４ ラッチ回路列 Ｖｃｃ 電源電圧
Claims (2)
- 【請求項１】 複数の論理出力バッファ回路を有する半
導体集積回路であって、各出力バッファ回路における出
力論理の切替タイミングを一定範囲内で分散させる出力
遅延制御回路を設けたことを特徴とする半導体集積回
路。 - 【請求項２】 複数の論理出力バッファ回路を有する半
導体集積回路であって、各出力バッファ回路における入
力論理の同時切替数が設定以上のときに各出力バッファ
回路で間での出力論理の切替タイミングを異ならせる出
力遅延制御回路を設けたことを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4047486A JPH05218848A (ja) | 1992-02-03 | 1992-02-03 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4047486A JPH05218848A (ja) | 1992-02-03 | 1992-02-03 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218848A true JPH05218848A (ja) | 1993-08-27 |
Family
ID=12776455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4047486A Pending JPH05218848A (ja) | 1992-02-03 | 1992-02-03 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218848A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0923148A (ja) * | 1995-07-06 | 1997-01-21 | Nec Corp | 同時動作制御回路 |
| US6583649B2 (en) | 2000-01-24 | 2003-06-24 | Nec Corporation | Signal transmission apparatus for setting delay amount based on operational speed |
| JP2009159602A (ja) * | 2007-12-27 | 2009-07-16 | Hynix Semiconductor Inc | 半導体記憶装置のデータ出力回路 |
| JP2012044488A (ja) * | 2010-08-20 | 2012-03-01 | Fujitsu Semiconductor Ltd | スキュー調整回路およびスキュー調整方法 |
| JP2014116981A (ja) * | 2014-02-17 | 2014-06-26 | Fujitsu Semiconductor Ltd | 集積回路 |
-
1992
- 1992-02-03 JP JP4047486A patent/JPH05218848A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0923148A (ja) * | 1995-07-06 | 1997-01-21 | Nec Corp | 同時動作制御回路 |
| US6583649B2 (en) | 2000-01-24 | 2003-06-24 | Nec Corporation | Signal transmission apparatus for setting delay amount based on operational speed |
| JP2009159602A (ja) * | 2007-12-27 | 2009-07-16 | Hynix Semiconductor Inc | 半導体記憶装置のデータ出力回路 |
| JP2012044488A (ja) * | 2010-08-20 | 2012-03-01 | Fujitsu Semiconductor Ltd | スキュー調整回路およびスキュー調整方法 |
| JP2014116981A (ja) * | 2014-02-17 | 2014-06-26 | Fujitsu Semiconductor Ltd | 集積回路 |
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