JPS63239515A - パラレル出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体集積回路技術さらには半導体集積回路
のパラレル出力回路に適用して特に有効な技術に関する
もので１例えば、シングルチップマイクロコンピュータ
のパラレル出力回路に利用して有効な技術に関する。

［従来の技術］ マイクロコンピュータシステムにおいては、それらを構
成するマイクロコンピュータと周辺装置との間でデータ
を相互にやり取りするためにシステムバスを介して相互
に接続されている。この場合において、マイクロプロセ
ッサから外部メモリ等へデータを出力する際に内部バス
上のデータを出力ポートレジスタに取り込まれた後、適
当なタイミング信号に同期して外部バスに出力されるよ
うにされている。

また、この対策として各出力ピンの出力信号タイミング
をずらすことも考案されているが、出力ポート接続機器
の汎用性を保つため、わずかしかずらすことができない
。

［発明が解決しようとする問題点］ しかしながら、従来は出力ボートレジスタに取り込まれ
たデータを出力させるためのタイミング信号がそれぞれ
ほぼ同時に出力ボートレジスタに供給されるようにされ
ているため、各々の出力ボートレジスタのデータがほぼ
同時に出力されてしまう、このようにされているとチッ
プ内のグランドラインに向かって急激に電流が増減され
るため、グランドにノイズが発生し１例えばＡ／Ｄ変換
器等のグランドラインを共通にする同一チップ上の回路
が誤動作してしまうおそれがあった。

本発明の目的は、ＩＣパラレル出力回路の汎用性を損な
うことなくグランドに発生するノイズを低減することに
ある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書゛の記述および添附図面から明らか
になるであろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、パスラインを構成する複数の信号線から供給
された出力データを各々保持して出力するラッチ回路の
出力タイミングを制御する出力切換制御回路を設け、各
出力ピンごとに出力の切換えタイミングをずらすことが
できるようにするというものである。

［作用］ 上記した手段によれば、グランドに対する急激な電流の
増加や減少がなくなることにより、グランドに発生する
ノイズを低減するという上記目的を達成できる。

〔実施例コ 第３図に本発明が適用されるシングルチップマイクロコ
ンピュータの一実施例のブロック図を示す。

同図において、特に制限されないが二点鎖線Ａで囲まれ
た各回路ブロックは単結晶シリコン基板のような一個の
半導体チップ上に形成されている。

符号Ｄ１〜Ｄｎは各々信号線を示しており、これらによ
ってパスラインＢＬが構成されている。

信号線Ｄ１〜Ｄｎはそれぞれ、出力ボートレジスタＦ□
〜Ｆｎに接続されている。

データ処理機能を有するＣＰＵＩは、信号線り、〜Ｄｎ
に接続されており、ＣＰＵＩより出力されたデータは出
カポニドレジスタＦ１〜Ｆｎに一旦保持された後、出力
バッファ３、出力ポートピンＰ工〜Ｐｎを介してチップ
外へ出力される。出力ボートレジスタＦｉ〜Ｆｎからの
データの出力は、制御回路２より出力されるタイミング
信号Ｃ□〜Ｃｎに同期してなされる。

なお、チップ内の図示しないメモリ等もパスラインＢＬ
によって接続されており、ＣＰＵＩ、メモリ等はパスラ
インＢＬを介して相互にデータや制御情報等のやり取り
がされるようにされ丁いる。

第１図に第３図の具体的回路図を示す、同図において、
二点鎖線Ｂで囲まれた部分は第１図における制御回路２
を示しており、この制御回路２は遅延回路Ｔ３〜Ｔｎ及
びトランスファーゲートＭｉ〜Ｍｎ、トランスファーゲ
ートＭ　１　’　〜Ｍ　ｎ　’　。

信号反転用のインバータＧ０によって構成されている。

ただし、遅延回路Ｔ２〜Ｔｎについては。

遅延回路Ｔ２・Ｔｎ、トランスファーゲートＭ　１〜Ｍ
　ｎ　、　Ｍ、’　〜Ｍ　ｎ　’についてはＭｌ”　Ｍ
ｔ’　　”　Ｍｓ　”Ｍｌ　・Ｍｎ−Ｍｎ’　について
のみ図示されている。Ｔ２〜Ｔｎはそれぞれ２つのイン
バータが接続されてなり、遅延回路Ｔ、はトランスファ
ーゲートＭｌ’　とＭｌとの間に設けられている。そし
て、この遅延回路Ｔ３によってトランスファーゲートＭ
　ｚ　’への出力切換ペースクロックＸの供給がトラン
スファーゲートＭ１′への供給に比べ所定の時間だけ遅
延される。

トランスファーゲートＭ１〜Ｍｎとトランスファーゲー
トＭ　ｚ　’〜Ｍ　ｎ　’は切換選択信号Ｙのレベルに
応じて互いに相補的にオン・オフされる。

なお、特に制限されないが、切換選択信号Ｙは。

ＣＰＵＩ内のレジスタが「１」にされれば「１」、「０
」にされれば「０」になるようにされている。

二点鎖線Ｃで囲まれた出力ボートレジスタＦ１への信号
線Ｄ４上のデータの取込みは、第２図（５）に示すデー
タ取込信号Ｚに同期してなされる。

データ取込信号ＺがハイレベルにされるとゲートＧ、は
信号線Ｄ１上のデータを出力ポートレジスタＦ８に出力
し、出力ポートレジスタＦｉにそのデータが取込まれる
。

出力ポートレジスタＦ１に取込まれたデータはゲートＧ
Ｌ′に供給される出力切換ベースクロックＸ（出力切換
信号Ｃｍ）がロウレベルにされている期間は保持され、
出力切換ベースクロックＸがハイレベルにされる（第３
図（１）ａ）とゲートＧｖより出力バッファ３．出力ポ
ートピンＰ１を介して外部にデータが出力される。この
場合において１例えば、周辺回路として高速メモリを動
作させるような場合、切換選択信号Ｙはハイレベルにさ
れ、これに基づいてオンされたトランスファーゲートＭ
　Ｌ＝Ｍｎを介して出力切換ベースクロックＸがゲート
Ｇ１′〜Ｏｎ’に供給される。その結果、第３図（６）
〜（８）に示すように出力ポートピンＰ１〜Ｐｎの出力
の切換えタイミングが同時になる。

一方、例えば、周辺回路として高速動作させる必要のな
い表示装置を駆動するような場合、切換選択信号Ｙはロ
ウレベルにされ、これに基づいてオンされたトランスフ
ァーゲートＭ１′〜Ｍ　ｎ　’を介して第２図（２）、
（３）に示されるような遅延回路Ｔつ・・・・Ｔｎによ
ってそれぞれ順次タイミングのずらされた出力切換ベー
スクロックｘ３〜Ｘｎがそれぞれゲート０１′〜Ｇｎ’
に供給される。

その結果、第２ＷＩ（６）〜（８）に示すように出力ポ
ートＰ１〜Ｐｎの出力の切換りのタイミングが順次ずら
される。そのため、グランドに対する急激な電流の増加
や減少がなくなり、第３図（９）ｎ＝に示すようにノイ
ズｎ□に比べて、ノイズが小さくされる。

すなわち１本実施例では、ＩＣパラレル出力回路の汎用
性を損なうことなく、全体としてチップに発生するノイ
ズを低減できる。

なお、切換選択信号Ｙを供給する信号線の本数を複数本
として出力切換ベースクロックＸの遅延選択を１ピン単
位または数ピン単位で行なえるようにすることができる
。さらに、出力切換ベースクロックＸの遅延時間を任意
に設定できるようにしてもよい。

上記実施例では、パスラインを構成する複数の信号線か
ら供給された出力データを各々保持して出力するラッチ
回路の出力タイミングを制御する出力切換制御回路を設
け、各出力ピンごとに出力の切換えタイミングをずらす
ことができるようにすることにより、グランドに対する
急激な電流の増加や減少を抑制できるという作用により
、チップ内のＡ／Ｄ変換器等のグランドに対するノイズ
が低減されるという効果が得られる。

さらに上記実施例ではパスラインを構成する複数の信号
線から供給された出力データを各々保持して出力するラ
ッチ回路の出力タイミングを制御する出力切換制御回路
を設け、各出力ピンごとに出力の切換えタイミングをず
らすことができるようにすることにより、各出力ピンに
流す電流を大きくすることができるという作用により、
出力の大電流化が図れるため、電流増幅用外付回路等を
設けることなく表示装置等の周辺回路を駆動できるとい
う効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０例えば、上記実施例では
同時に出力を行なうか、順次ずらして出力を行なうかを
決める選択回路としてトランスファーゲートを用いてい
るが、配線の接続、未接続により選択するようにしたり
、選択回路としてゲート回路を用いてもよい、また。

上記実施例では遅延回路としてインバータを２つ接続し
たものを用いているが配線抵抗によって遅延させたり、
高抵抗ＭＯ８，シフトレジスタ等を用いて遅延させるよ
うにしてもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるシングルチップマイ
クロコンピュータのパラレル出力回路に適用した場合に
ついて説明したそれに限定されるものではなく、例えば
低速、大電流パラレル出力を持つロジック製品にも適用
できる。

［発明の効果］ 本願において開・示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。

すなわち、ＩＣパラレル出力回路において、チップ内の
グランドに対する急激な電流の増加や減少がなくなるた
め、グランドノイズが低減される。

【図面の簡単な説明】

第１図は第３図の具体的回路図、 第２図は第１図のタイミングチャート。 第３図は本発明が適用されるシングルチップマイクロコ
ンピュータの一実施例のブロック図である。 １・・・・ＣＰＵ、２・・・・制御回路、３・・・・出
力バッファ、Ｆ、〜Ｆｎ・・・・出力ボートレジスタ、
Ｔ、〜Ｔｎ”遅延回路、Ｍ、〜Ｍ　ｎ　、　Ｍｉ’　〜
Ｍ　ｎ　’　・・・・トランスファーゲート。 第　　１　　図 第　　２　　図 （７）ｆ、２ 第　　３　　図

Claims (1)

1. 【特許請求の範囲】 １、パラレル出力回路において、その前段に出力切換制
   御回路を設け、各出力端子の出力切換タイミングを制御
   できるようにしたことを特徴とするパラレル出力回路。 ２、上記出力切換制御回路は、各出力ピンの出力を同時
   に切換えるように、各出力ピンの出力の切換えを行なう
   信号をそれぞれ同時に出力する第１のトランスファーゲ
   ート群と、これと互いに相補的に動作され各出力ピンの
   出力の切換信号を順次ずらして出力するための第２のト
   ランスファーゲート群を有し、第２のトランスファーゲ
   ート群を構成する各々のトランスファーゲート間には遅
   延回路が接続されていることを特徴とする特許請求の範
   囲第１項記載のパラレル出力回路。