KR930010820A - 데이터 전송장치 - Google Patents

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KR930010820A
KR930010820A KR1019920020965A KR920020965A KR930010820A KR 930010820 A KR930010820 A KR 930010820A KR 1019920020965 A KR1019920020965 A KR 1019920020965A KR 920020965 A KR920020965 A KR 920020965A KR 930010820 A KR930010820 A KR 930010820A
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KR
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data
bus
storage device
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KR1019920020965A
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Inventor
다츠오 데루야마
Original Assignee
사토 후미오
가부시키가이샤 도시바
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Bus Control (AREA)
  • Information Transfer Systems (AREA)

Abstract

내용 없음

Description

데이터 전송장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 발명원리도.
제2도는 본 발명의 1실시예에 따른 데이터 전송장치를 사용한 데이터 처리시스템의 구성도.
제3도는 본 발명의 데이터 전송동작을 설명하는 타이밍차트.
제4도는 본 발명의 버스트 전송동작을 설명하는 타이밍차트.
제5도는 종래의 데이터 전송장치(제1종래예)를 사용한 데이터 처리시스템의 구성도.
제6도는 제1종래예의 데이터 전송동작을 설명하는 타이밍차트.
제7a도는 종래의 DMAC(제2종래예)를 사용한 데이터 처리시스템의 구성도.
제7b도는 DMAC의 구성도.
제8도는 제2종래예의 데이터 전송동작을 설명하는 타이밍차트이다.
* 도면의 주요부분에 대한 부호의 설명
1, 101 : 데이터 전송장치 3-1, 103-1 : 제1데이터 격납장치
3-2, 103-2 : 제2데이터 격납장치 5 : 중앙처리장치
6 : 제1버스 제어수단 7 : 제2버스 제어수단
8 : 제어수단 11, 111 : 제어부
12 : 고속전송 제어부 13, 113 : 버스 제어부
14 : 내부신호 제어부 112 : 임시 레지스터
AR1,AR2 : 어드레스 레지스터 MPX1,MPX2 : 멀티플렉서
G1∼G3 : 게이트회로
IABUS : 제1어드레스 버스(내부 어드레스 버스)
ABUS : 제2어드레스 버스 DBUS : 데이터 버스
CON1 : 제1제어신호군 CON2 : 제2제어신호군
HS# : 고속전송 모드신호 BT# : 버스트 전송신호
CLK : 클럭신호 RW : 독출·기입신호
AS# : 어드레스 스트로브신호 DS# : 데이터 스트로브신호
IDS# : 내부 데이터 스트로브신호 DC# : 엑세스 완료신호
IDC1# : 제1데이터 격납장치로부터의 내부 엑세스 완료신호
IDC2# : 제2데이터 격납장치로부터의 내부 엑세스 완료신호
201 : 주메모리
202 : DMAC(다이렉트 메모리 엑세스콘트롤러)
203a, 203b, 203c : 입출력 메모리 204 : 마이크로프로세서(MPU)
206 : 데이터 버스 207 : 로컬 제어신호선
208 : 시스템 제어신호선 209 : 로컬 어드레스 버스
210 : 시스템 어드레스 버스 212a : 제1어드레스 레지스터
212b : 제2어드레스 레지스터 213a : 제1어드레스 갱신회로
213b : 제2어드레스 갱신회로 214 : DMAC 제어회로

Claims (6)

  1. 데이터 버스(DBUS)에 접속되는 제1데이터 격납장치(3-1)와 제2데이터 격납장치(3-2) 사이의 데이터 전송을 제어하는 데이터 전송장치(1)에 있어서, 상기 제1데이터 격납장치(3-1)에 대한 어드레스 지정을 제1어드레스 버스(IABUS)에 의해 수행하는 제1버스 제어수단(6)과, 상기제2데이터 격납장치(3-2)에 대한 어드레스 지정을 제2어드레스 버스(ABUS)에 의해 수행하는 제2버스 제어수단(7)을 갖추고서, 상기 제1버스 제어수단(6) 및 제2버스 제어수단(7)의 어드레스 지정을 동시에 수행함으로써 1사이클에서 데이터 전송을 실행하는 것을 특징으로 하는 데이터 전송장치.
  2. 제1항에 있어서, 상기 제1버스 제어수단(6)은 상기 제1데이터 격납장치(3-1)로의 엑세스에 필요한 제1제어신호군(CON1)을 입출력하는 것이고, 상기 제2버스 제어수단(7)은 상기 제2데이터 격납장치(3-2)로의 엑세스에 필요한 제2제어신호군(CON2)을 입출력하는 것이며, 상기 제1 및 제2 제어신호군 및 상기 제1 및 제2어드레스 버스의 값을 입력받아 상기 제1버스 제어수단(6)으로부터의 제어신호에 기초핵서 선택하여 상기 제1데이터 격납장치(3-1)에 공급하는 제어수단(8)을 더 구비한 것을 특징으로 하는 데이터 전송장치.
  3. 제2항에 있어서, 상기 제1제어신호군(CON1)은 상기 제1 및 제2데이터 격납장치(3-1,3-2) 사이의 데이터 전송을 1사이클로 수행할때에 액티브로 되는 고속전송 모드신호(HS#)를 갖추고 있으며, 상기 제어수단(8)은 상기 고속전송 모드신호(HS#)가 액티브인 때에는 상기 제1데이터 격납장치(3-1)에 대한 어드레스로서 제1어드레스 버스의 값을 선택하고, 상기 제2데이터 격납장치에 대응하는 독출 혹은 기입동작의 지정과는 반대의 동작지정을 상기 제1데이터 격납장치에 대하여 수행하는 것을 특징으로 하는 데이터 전송장치.
  4. 제2항에 있어서, 상기 제1버스 제어수단(6)은 상기 제1 및 제2데이터 격납장치(3-1,3-2) 사이의 연속한 복수어의 데이터 전송을 일괄하여 수행할 때에 액티브로 되는 버스트 전송신호(BT#)를 출력하고, 상기 제1 및 제2버스 제어수단(6,7)은 상기 버스트신호가 액티브인 때에는 상기 제1 및 제2데이터 격납장치(3-1,3-2)에 대하여 첫번째의 데이터 전송이 종료한 후에도 연속하여 다음 번지의 독출 혹은 기입동작을 수행하도록 제어하는 것을 특징으로 하는 데이터 전송장치.
  5. 제2항, 제3항 또는 제4항에 있어서, 상기 제1어드레스 버스와 상기 제2어드레스 버스의 일부가 공통인 것을 특징으로 하는 데이터 전송장치.
  6. 제1항에 있어서, 상기 제1데이터 격납장치(3-1)와 동일 칩위에 형성된 것을 특징으로 하는 데이터 전송장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920020965A 1991-11-14 1992-11-10 데이터 전송장치 KR960004457B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP3299107A JPH05134973A (ja) 1991-11-14 1991-11-14 データ転送装置
JP91-299107 1991-11-14

Publications (2)

Publication Number Publication Date
KR930010820A true KR930010820A (ko) 1993-06-23
KR960004457B1 KR960004457B1 (ko) 1996-04-06

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ID=17868226

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JP (1) JPH05134973A (ko)
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JPH05134973A (ja) 1993-06-01
KR960004457B1 (ko) 1996-04-06
US5343427A (en) 1994-08-30

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