JPS6325717A - デ−タ転送回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は例えばコンピュータとプリンタ等、入出力速度
が相異なる機器間でのデータ転送回路に関する。

〔従来技術〕

コンピュータのデータをブリンクに出力する場合、出力
すべきデータのうちの１ペ一ジ分のデータをコンピュー
タからプリンタに出力してバッファメモリに書込み、書
込みが終了した後、これを読出して印写のための回路へ
転送する方法が知られている。この方式の場合、１ペ一
ジ分の多量のデータの転送が２回に分けて行われるため
に夫々に長い時間を要するという欠点がある。またバッ
ファメモリは１ペ一ジ分のデータを書き得る記憶容量の
大きいものを要する欠点もある。

そこでデータの転送単位を多量のページ単位からライン
単位として、バッファメモリの記憶容量を小さくし、ま
た１回の転送時間を短時間にすることが行われている。

このようなライン単位で転送する場合のメモリの構成と
しては、書込み専用のバッファメモリと読出し専用のバ
ッファメモリとを備えたダブルバソファ方式と、１つの
バッファメモリ内に各ライン用のエリアを分離して設け
るＲＡＭ方式とがあった。

〔発明が解決しようとする問題点〕

前述したダブルバッファ方式のものは、バッファメモリ
が書込み専用と、読出し専用とに完全に分離されている
ため、書込みと読出しの動作が如何なる時間関係にあっ
ても使用できる利点を有するが、アドレスバス、データ
バス、コントロール線の複雑な切換が必要であって、回
路が大規模となる。

また、ＲＡＭ方式の構成は簡単であるが、書込みと読出
しとが同時に行えないから、一方のアクセスが定刻で発
生し、そのアクセス中に待つことができないような他の
アクセスが発生する場合には使用できない。

本発明はこのような問題点を解決するためになされたも
のであり、転送データの細分化により見かけ上書込みと
読出しとが同時的に行えるデータ転送方式を提供するこ
とを目的とする。

〔問題点を解決するための手段〕

本発明のデータ転送回路は、機器間を転送されるデータ
を一旦バソファメモリに書込むデータ転送回路において
、前記バッファメモリの書込み及び読出し夫々のための
上位アドレスを切換える第１切換回路と、同下位アドレ
スを切換える第２切換回路と、書込みのための上、下位
アドレス又は読出しのためのアドレスを前記両切換回路
から交互的に出力させるべき選択信号を両切換回路に与
える選択信号発生回路とを備え、前記上位アドレスにて
規定されるバッファメモリのエリアに書込まれるべきデ
ータよりも少ないデータを転送単位として前記バッファ
メモリに書込み、また読出すべくなしたことを特徴とす
る。

〔作用〕

第１切換回路は上記選択信号によって書込みのための上
位アドレスと、読出しのための上位アドレスとを交互に
出力する。

これと同期して第２切換回路は書込みのための下位アド
レスと、読出しのための下位アドレスとを交互に出力す
る。

上位アドレスにて規定されるバッファメモリのエリアが
１ライン分であり、下位アドレスにて規定されるバッフ
ァメモリのエリアが１バイト分であるとすると、この１
バイト分のデータを転送単位としてデータが転送され、
選択信号にて書込みアドレスが出力されるタイミングに
てこれを逐次書込む。そして選択信号にて読出しアドレ
スが出力されるタイミングでは同転送単位にて読出しア
ドレスに従って読出されていく。

これによって、見掛は上、書込み、読出しが同時的に行
われることになる。

〔実施例〕

以下本発明をその実施例を示す図面によって詳述する。

第１図は本発明のデータ転送回路を示すブロック図、第
２図は選択信号及び出力要求信号のタイムチャートであ
る。

第１図において、コンピュータ（図示せず）に連らなる
プリンタ側のデータ入力部１はデータバス２を介してバ
ッファメモリ３に接続されて、ここに入力データが書込
まれる。またバッファメモ’Ｊ　３から続出されたデー
タはデータバス２を介してデータ出力部４に与えられ、
ここから印写のための回路（図示せず）へ与えられる。

図示しない書込みアドレス発生回路から発せられたアド
レス信号の上位ビット静１は第１切換回路５へ、またそ
の下位ビフ１−ＩＶ２は第２切換回路６へ与えられてい
る。図示しない読出しアドレス発生回路から発せられた
アドレス信号の上位ビットＡＲＩは第１切換回路５へ、
またその下位ビットＡＲ２は第２切換回路６へ与えられ
ている。７は選択信号発生回路であり、第２図（Ａ）に
示すデユーティ％のパルス信号である選択信号（ＳＥＬ
ＥＣＴ）を発し、これを第１．第２切換回路５，６へ与
える。両切換回路５．６は選択信号５ＥＬＥＣＴがハイ
レベルである場合には書込みアドレスＩＶＩ、　ＡＷ２
を夫々選択してバッファメモリ３に与え、またローレベ
ルである場合は読出しアドレスＡＰＩ、　ＡＲ２を夫々
選択してバッファメモリ３に与える。

前記書込みアドレス、読出しアドレスの上位アドレスＡ
ＷＩ、　ＡＲＩによって指定されるバッファメモ＋７３
のエリアはｌラインのデータ相当分のエリアであり、下
位アドレスはこのエリア中の１バイトのデータを書込む
べきアドレスを示す。

以上の構成の本発明回路の動作について説明する。コン
ピュータ側からプリンタ側へのデータ転送が行われる場
合には、選択信号発生回路７は第２図（Ａ）に示す如き
選択信号５ＥＬＥＣＴを発するから、これがハイレベル
になる都度１バイトづつ、そのときの書込みアドレスＡ
ＷＩ、　ＡＷ２で示されるアドレスにデータが書込まれ
ていく、このときにおいて、第２図（Ｂ）に示すように
例えば印写のための回路からの出力要求信号がハイレベ
ルとなった場合は、選択信号５ＥＬＥＣＴがローレベル
である期間にてハイレベルになる読出し信号（第２図（
Ｃ）〕を適宜のゲート回路で作成し、これをバッファメ
モリ３へ読出しイネーブル信号として与える。これによ
り、その間バッファメモリ３のデータが１バイトづつ読
出されることになるが、そのときのアドレスとしては読
出しアドレスＡｐｔ、　ＡＲ２が切換回路５，６で選択
されることは言うまでもない。

〔効果〕

以上詳述した如く、本発明による場合は小量のデータを
交互的にバッファメモリに書込み、また読出させるので
、見掛は上、書込み、読出しが同時的に行える時分割制
御が可能となるのである。

そして回路構成が簡単であり、また１ペ一ジ分の書込み
、読出しを行うようなものに比し、メモリ容量が少なく
てもよい等、本発明は優れた効果を奏する。

【図面の簡単な説明】

第１図は本発明のデータ転送回路を示すブロック図、第
２図は選択信号及び出力要求信号のタイムチャートであ
る。 １・・・データ入力部　２・・・データバス　３・−・
バッファメモリ　４・・・データ出力部　５・・・第１
切換回路　６・・・第２切換回路　７・・・選択信号発
生回路時　許　出願人　　三洋電機株式会社 代理人　弁理士　　河　野　　登　夫 箪　１　図 ４）　　５ＥＬＥＣｒ 第　２　図

Claims (1)

1. 【特許請求の範囲】 １、機器間を転送されるデータを一旦バッファメモリに
   書込むデータ転送回路において、 前記バッファメモリの書込み及び読出し夫 々のための上位アドレスを切換える第１切換回路と、同
   下位アドレスを切換える第２切換回路と、書込みのため
   の上、下位アドレス又は読出しのためのアドレスを前記
   両切換回路から交互的に出力させるべき選択信号を両切
   換回路に与える選択信号発生回路とを備え、前記上位ア
   ドレスにて規定されるバッファメモリのエリアに書込ま
   れるべきデータよりも少ないデータを転送単位として前
   記バッファメモリに書込み、また読出すべくなしたこと
   を特徴とするデータ転送回路。