JPH0544755B2 - - Google Patents

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JPH0544755B2
JPH0544755B2 JP59010180A JP1018084A JPH0544755B2 JP H0544755 B2 JPH0544755 B2 JP H0544755B2 JP 59010180 A JP59010180 A JP 59010180A JP 1018084 A JP1018084 A JP 1018084A JP H0544755 B2 JPH0544755 B2 JP H0544755B2
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JP
Japan
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bubble memory
magnetic bubble
signal
memory device
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JP59010180A
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Hiroshi Takayanagi
Kazutoshi Yoshida
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Hitachi Microcomputer System Ltd
Hitachi Ltd
Renesas Technology America Inc
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Hitachi Microcomputer System Ltd
Hitachi Ltd
Hitachi Micro Systems Inc
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    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14Handling requests for interconnection or transfer
    • G06F13/16Handling requests for interconnection or transfer for access to memory bus

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Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は磁気バブルメモリ装置に係わり、特に
ホストコンピユータと磁気バブルメモリデバイス
との間でデータ転送を行なうデータ転送許可信号
発生回路に関するものである。
〔発明の背景〕
磁気バブルメモリデバイスは、データを磁気バ
ブルで読み書き記憶する磁気バブルメモリ素子の
外部にバイアス磁界、回転磁界発生手段を設け、
回転磁界に同期して1ビツトずつデータの転送を
行なうシフトレジスタ形のメモリである。
このような磁気バブルメモリデバイスは、周知
のようにメジヤ・マイナの構成からなり、マイナ
ループのビツト数だけページを有し、その1ペー
ジはマイナループの数だけのメモリ容量を有して
いる。また、データ転送は1ビツトシリアルにペ
ージ単位で行なわれる。
一般にこのような磁気バブルメモリデバイスと
ホストコンピユータとのデータ転送は、ホストコ
ンピユータと磁気バブルメモリデバイスとの間に
データバツフアを設け、磁気バブルメモリデバイ
ス側の1ビツトシリアルデータとホストコンピユ
ータ側の8ビツトあるいは16ビツトなどのパラレ
ルデータとの変換を行なつている。
第1図は1ページ分の容量のデータバツフア2
個を設けてホストコンピユータと磁気バブルメモ
リデバイスとの間のデータ転送を行なう磁気バブ
ルメモリ装置のブロツク図である。同図におい
て、1は後述する磁気バブルメモリデバイスに対
してデータの書き込み、読み出し等の動作を命令
するホストコンピユータ、2は第1のデータセレ
クタ、3は第1のデータバツフア、4は第2のデ
ータバツフア、5は第2のデータセレクタ、6は
データを磁気バブルとしてバイアス磁界、回転磁
界により読み書き記憶する磁気バブルメモリデバ
イス、7は第1のパラレルデータバス、8は第2
のパラレルデータバス、9は第3のパラレルデー
タバス、10は第1のシリアルデータバス、11
は第2のシリアルデータバス、12は第3のシリ
アルデータバス、13は第1のデータバツフア3
に所定の1ページ分の容量のデータが詰まつたと
きに出力される第1のFULL信号の信号線、14
は第2のデータバツフア4に所定の1ページ分の
容量のデータが詰まつたときに出力される第2の
FULL信号の信号線、15は第1のインバータ、
16は第2のインバータ、17は第3のFULL信
号の信号線で第1のFULL信号の極性を逆にした
もの、18は第4のFULL信号の信号線で第2の
FULL信号線の極性を逆にしたもの、19は第1
のオア回路、20は第2のオア回路、21は第1
のアンド回路、22は第2のアンド回路、23は
第1のアンド回路21に入力される読み出し信号
(以下RD信号の称する)の信号線、24は第2
のアンド回路22に入力される書き込み信号(以
下WR信号と称する)の信号線、25は第3のオ
ア回路、26は第3のオア回路25から出力され
かつホストコンピユータ1へデータのアクセスを
要求するデータ転送許可信号(以下DTRQ信号
と称する)の信号線である。
このような構成において、ホストコンピユータ
1が磁気バブルメモリデバイス6へデータを転送
する場合について説明する。まず、初期状態にお
いて、第1のデータバツフア3および第2のデー
タバツフア4にはデータがないため、第1の
FULL信号線13の信号および第2のFULL信号
線14上の信号は“L”であり、第3のFULL信
号線17の信号および第4のFULL信号線18の
信号は“H”である。したがつて、WR信号線2
4の信号が“H”であるので、DTRQ信号線2
6の信号は“H”となり、ホストコンピユータ1
は第1のデータバツフア3および第2のデータバ
ツフア4に対してデータを転送する。そして、こ
のデータは第1のパラレルデータバス7、第1の
データセレクタ2および第2のパラレルデータバ
ス8を介して第1のデータバツフア3へ転送され
る。このようにしてホストコンピユータ1からの
1ページ分のデータが第1のデータバツフア3へ
転送完了すると、第1のFULL信号線13の信号
が”H”となるとともに、第1のデータセレクタ
2は第2のデータバツフア4側に切換わり、ホス
トコンピユータ1からのデータは第3のパラレル
データバス9を介して第2のデータバツフア4側
へ転送される。
一方、第1のデータバツフア3および第2のデ
ータバツフア4から磁気バブルメモリデバイス6
側へのデータ転送は、ホストコンピユータ1側か
ら第1のデータバツフア3へ1ページデータ転送
完了後、第1のシリアルデータバス10、第2の
データセレクタ5および第3のシリアルデータバ
ス12を介して行なわれる。すなわち、第1のデ
ータバツフア3から磁気バブルメモリデバイス6
へのデータ転送完了前に、ホストコンピユータ1
から第2のデータバツフア4への1ページデータ
転送が完了すると、第3のFULL信号線17の信
号および第4のFULL信号線18の信号が共に
“L”であるので、DTRQ信号線26のDTRQ信
号は“L”となり、ホストコンピユータ1は第1
のデータバツフア3および第2のデータバツフア
4へのデータ転送を一時停止し、第1のデータバ
ツフア3と磁気バブルメモリデバイス6との間の
データ転送完了後、第3のFULL信号線17が
“L”となりDTRQ信号線26が“H”となるた
め1のホストコンピユータと第1のデータバツフ
ア3のデータ転送を再び行なう。
次に、ホストコンピユータ1が磁気バブルメモ
リデバイス6を読み出す場合について説明する。
まず、初期状態において、第1のFULL信号線1
3の信号および第2のFULL信号線14の信号は
“L”であり、RD信号線23のRD信号は“H”、
WR信号線24の信号は“L”であるので、
DTRQ信号線26のDTRQ信号は“L”であり、
ホストコンピユータ1は第1のデータバツフア3
からのデータ転送を停止している。この状態にお
いて、磁気バブルメモリデバイス6からの1ペー
ジ目のデータは、第3のシリアルデータバス1
2、第2のデータセレクタ5および第1のシリア
ルデータバス10を介して第1のデータバツフア
3へ転送される。そして、2ページ目のデータ
は、第3のシリアルデータバス12、第2のデー
タセレクタ5および第2のシリアルデータバス1
1を介して第2のデータバツフア4へ転送され
る。1ページ目のデータが第1のデータバツフア
3へ転送完了すると、第1のFULL信号線13の
FULL信号が“H”となり、DTRQ信号線26の
DTRQ信号が“H”となる。ホストコンピユー
タ1はこのDTRQ信号を入力してこの入力信号
により第1のデータバツフア3からホストコンピ
ユータ1へデータを転送する。すなわち、第2の
パラレルデータバス8、第1のデータセレクタ2
および第1のパラレルデータバス7を介してデー
タ転送される。この第1のデータバツフア3とホ
ストコンピユータ1との1ページ分のデータ転送
が完了したとき、第2のデータバツフア4へ磁気
バブルメモリデバイス6からの2ページ目のデー
タ転送が完了していれば第2のFULL信号線14
のFULL信号が“H”でありDTRQ信号線26の
DTRQ信号は、ひきつづき“H”なので、ホス
トコンピユータ1は引き続き第2のデータバツフ
ア4からデータを転送する。
このように構成される磁気バブルメモリ装置
は、複数の磁気バブルメモリデバイスを並列接続
して動作させる場合、従来方式では第2図な示す
ようなブロツク図となる。すなわち、同図におい
て、磁気バブルメモリデバイス6の並列動作数は
2つであり、それぞれ対応する符号には添字を付
して示してある。このような構成において、ホス
トコンピユータ1が2つの磁気バブルメモリデバ
イス6a,6bへデータを転送する場合について
説明する。まず、初期状態において、第1のデー
タバツフア3a,3bおよび第2のデータバツフ
ア4a,4bにはデータがなく、空の状態であ
り、第3のFULL信号線17a,17bおよび第
4のFULL信号線18a,18bのFULL信号は
“H”である。またWR信号線24a,24bの
WR信号は“H”であるのでDTRQ信号線26
a,26bのDTRQ信号は“H”となり、した
がつて、第4のオア回路27のDTRQ信号線2
8のDTRQ信号も“H”となるので、ホストコ
ンピユータ1はデータを各第1のデータバツフア
3a,3bおよび第2のデータバツフア4a,4
bへ転送する。この場合、ホストコンピユータ1
からのデータは、1ページ目は第1のデータバツ
フア3aへ、2ページ目は第1のデータバツフア
3bへ、3ページ目は第2のデータバツフア4a
への順にそれぞれ転送される。また、各第1のデ
ータバツフア3a,3bおよび第2のデータバツ
フア4a,4bから磁気バブルメモリデバイス6
a,6bへのデータ転送は、第1のデータバツフ
ア3a,3bの内容はそれぞれ磁気バブルメモリ
デバイス6a,6bへ同時に転送された後、第2
のデータバツフア4a,4bへも同時に転送され
る。
しかしながら、このような構成による磁気バブ
ルメモリ装置は、磁気バブルメモリデバイス6
a,6b毎にDTRQ信号発生回路29a,29
bを要し、磁気バブルメモリデバイスの並列動作
数を多くした場合、回路数の増大、複雑さを増加
されるという欠点があつた。
〔発明の目的〕
したがつて本発明は、前述した従来の欠点を解
消すためになされたものであり、その目的とする
ところは、複数の磁気バブルメモリデバイスを並
列動作させた場合のDTRQ信号発生回路数を低
下させ、並列動作数を増大させた磁気バブルメモ
リ装置を提供することにある。
〔発明の概要〕
このような目的を達成するために本発明は、ホ
ストコンピユータとm個の磁気バブルメモリデバ
イスとの間に該磁気バブルメモリデバイスの1ペ
ージ分の容量のデータバツフアをn個設け、デー
タ転送を行なう磁気バブルメモリ装置において、
前記m個目の磁気バブルメモリデバイスのn個の
データバツフアに、前記コンピユータにデータ転
送許可信号を出力させるデータ転送許可信号発生
回路を設けたものである。
〔発明の実施例〕
次に図面を用いて本発明の実施例を詳細に説明
する。
第3図は本発明による磁気バブルメモリ装置の
一例を示すブロツク図であり、前述の図と同一部
分は同一符号を付してその説明は省略する。同図
において、前述の図と異なる点は、ホストコンピ
ユータ1とm個の磁気バブルメモリデバイス6
a,6bとの間には、それぞれ1ページ分の容量
を有するn個の第1のデータバツフア3a,4a
および第2のデータバツフア3b,4bが並列接
続されるとともに、m番目の磁気バブルメモリデ
バイス6bに接続されるn個の第1のデータバツ
フア3bおよび第2のデータバツフア4bには、
ホストコンピユータ1へデータ転送許可
(DTRQ)信号を出力するDTRQ信号発生回路2
9が接続されている。
このように構成されあ磁気バブルメモリ装置に
おいて、まず、ホストコンピユータ1が2個の磁
気バブルメモリデバイス6a,6bへデータを転
送する場合について説明する。初期状態におい
て、各第1のデータバツフア3a,3bおよび第
2のデータバツフア4a,4bはデータが無く空
の状態であり、第3のFULL信号線17の信号お
よび第4のFULL信号線18の信号は“H”であ
る。また、WR信号線24のWR信号は“H”で
あるので、DTRQ信号線26のDTRQ信号は
“H”であり、ホストコンピユータ1は各データ
バツフア3a,3b,4a,4bに対してデータ
を転送する。この場合、ホストコンピユータ1か
らの1ブロツク(1ページの容量と同じ)目のデ
ータは第1のデータバツフア3aへ、2ブロツク
目のデータは第2のデータバツフア3bへそれぞ
れ転送される。また、3ブロツク目、4ブロツク
目のデータはそれぞれ第1のデータバツフア4
a、第2のデータバツフア4bへ転送され、以後
ホストコンピユータ1からの転送はこれの繰り返
しである。また、各データバツフア3a,3b,
4a,4bからの各磁気バブルメモリデバイス6
a,6bへのデータ転送は、第1のデータバツフ
ア3aは第1の磁気バブルメモリデバイス6a
へ、第2のデータバツフア3bは第2の磁気バブ
ルメモリデバイス6bへそれぞれ同時に行なわ
れ、次に第1のデータバツフア4aおよび第2の
データバツフア4bのデータがそれぞれ第1の磁
気バブルメモリデバイス6aおよび第2の磁気バ
ブルメモリデバイス6bへ同時に転送される。以
後各データバツフア3a,3b,4a,4bと各
磁気バブルメモリデバイス6a,6bとの間のデ
ータ転送はこれの繰り返しである。また、このよ
うな磁気バブルメモリ装置において、第2のデー
タバツフア3b,4bがホストコンピユータ1か
らのデータで満たされているとき、DTRQ信号
線26のDTRQ信号が“L”となり、ホストコ
ンピユータ1はデータ転送を停止する。そして、
ホストコンピユータ1から各データバツフア3
a,3b,4a,4bへのデータ転送は、第1の
データバツフア3a、第2のデータバツフア3
b、第1のデータバツフア4a、第2のデータバ
ツフア4bの順であるので、第2のデータバツフ
ア3b,4bがホストコンピユータ1のデータで
満たされていれば、第1のデータバツフア3a,
4aもホストコンピユータ1のデータで満たされ
ている。このようにホストコンピユータ1が各磁
気バブルメモリデバイス6a,6bへデータを転
送する場合は、第2のデータバツフア3b,4b
の状態によりDTRQ信号を発生することができ
る。また、各磁気バブルメモリデバイス6a,6
bからホストコンピユータ1へのデータ転送にお
いても前述した場合と同様に第2のデータバツフ
ア3b,4bの状態よりDTRQ信号を発生する
ことができる。
〔発明の効果〕
以上説明したように本発明は磁気バブルメモリ
デバイス1個につき1ページ分の容量のデータバ
ツフアをn個設け、m個の磁気バブルメモリデバ
イスを並列動作させた場合のホストコンピユータ
データ転送許可信号(DTRQ信号)発生回路数
を簡素化でき、特に並列動作数が多い場合にその
効果を極めて大となる。
【図面の簡単な説明】
第1図および第2図は従来の磁気バブルメモリ
装置の一例を示すブロツク図、第3図は本発明に
よる磁気バブルメモリ装置の一例を示すブロツク
図である。 1……ホストコンピユータ、2a,2b……第
1のデータセレクタ、3a,3b……第1のデー
タバツフア、4a,4b……第2のデータバツフ
ア、5a,5b……第2のデータセレクタ、6a
……第1の磁気バブルメモリデバイス、6b……
第2の磁気バブルメモリデバイス、7……第1の
パラレルデータバス、8a,8b……第2のパラ
レルデータバス、9a,9b……第3のパラレル
データバス、10a,10b……第1のシリアル
データバス、11a,11b……第2のシリアル
データバス、12a,12b……第3のシリアル
データバス、13……第1のFULL信号線、14
……第2のFULL信号線、15……第1のインバ
ータ、16……第2のインバータ、17……第3
のFULL信号線、18……第4のFULL信号線、
19……第1のオア回路、20……第2のオア回
路、21……第1のアンド回路、22……第2の
アンド回路、23……読み出し(RD)信号線、
24……書き込み(WR)信号線、25……第3
のオア回路、26……データ転送許可(DTRQ)
信号、29……データ転送許可(DTRQ)信号
発生回路。

Claims (1)

    【特許請求の範囲】
  1. 1 複数ビツトの情報を記憶するマイナループを
    p個備え、pビツトをページ単位として1ビツト
    づつシリアルにデータを転送する磁気バブルメモ
    リと、それぞれがホストコンピユータと上記磁気
    バブルメモリとの間でpビツトのデータを一時蓄
    積する一対のデータバツフアとから成るメモリ構
    成を複数組備え、上記ホストコンピユータと上記
    データバツフアのいずれか一方と交互にしかも各
    組同時にデータの転送を行い、上記各組の上記磁
    気バブルメモリとそれに対応する組の上記データ
    バツフアのいずれか一方と交互にしかも各組同時
    にデータの転送を行うための上記各組の設けられ
    たデータセレクタを有し、上記データバツフア対
    におけるデータの空き及び満杯の検出回路は上記
    複数組のうちの1組に対してのみ設け、上記1組
    の検出結果で代表して全組の上記データバツフア
    対の転送制御を行うことを特徴とする磁気バブル
    メモリ装置。
JP59010180A 1984-01-25 1984-01-25 磁気バブルメモリ装置 Granted JPS60156159A (ja)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5168144B2 (ja) * 2006-07-28 2013-03-21 日本電気株式会社 Cpu接続回路、データ処理装置、演算装置及びこれらを用いた携帯通信端末並びにデータ転送方法

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