JPS6136854A - メモリ切換装置 - Google Patents
メモリ切換装置Info
- Publication number
- JPS6136854A JPS6136854A JP15977684A JP15977684A JPS6136854A JP S6136854 A JPS6136854 A JP S6136854A JP 15977684 A JP15977684 A JP 15977684A JP 15977684 A JP15977684 A JP 15977684A JP S6136854 A JPS6136854 A JP S6136854A
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- JP
- Japan
- Prior art keywords
- bank
- data
- memory
- transfer
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技１ば更
本発明はマイクロコンピュータシステムのメモリ装置に
係り、特にそのメモリ領域をバンク切換方式によって拡
張させたときのメモリ切換装置に関する。
係り、特にそのメモリ領域をバンク切換方式によって拡
張させたときのメモリ切換装置に関する。
皇】豊創権
従来この種のメモリ切換装置にあっては、第３図に示す
ように、複数のフリップフロップ群からなるバンク指定
用ラッチ回路ｌにバンクラッチ信号ＬＡＴＣＨをストロ
ーブとしてバンクデータがアドレス／データバスＢＵＳ
を経由してラッチされ、そのラッチされたバンクデータ
がデコーダ２に与えられてそのデコード内容に応じて複
数のバンクＢＮＫＯ，ＢＮＫＩ、ＢＮＫ２．・・・から
なるメモリ３にバンク指定信号Ｓｏ、Ｓｌ、Ｓ２．・・
が出されてそのうちの１つが適宜選択されるようになっ
ている。
ように、複数のフリップフロップ群からなるバンク指定
用ラッチ回路ｌにバンクラッチ信号ＬＡＴＣＨをストロ
ーブとしてバンクデータがアドレス／データバスＢＵＳ
を経由してラッチされ、そのラッチされたバンクデータ
がデコーダ２に与えられてそのデコード内容に応じて複
数のバンクＢＮＫＯ，ＢＮＫＩ、ＢＮＫ２．・・・から
なるメモリ３にバンク指定信号Ｓｏ、Ｓｌ、Ｓ２．・・
が出されてそのうちの１つが適宜選択されるようになっ
ている。
しかしこのような従来のメモリ切換装置では、メモリ３
のバンク間にわたるデータ転送を行なわせる場合、転送
元のバンクと転送先のバンクとの各指定をバイト単位に
よる１ワ一ド分のデータ転送ごとに行なわせなけわばな
らないものになっている。すなわち、例えばバンクＢＮ
ＫＩからバンりＢＮＫ２に２５６ワ一ド分のデータ転送
を行なわせる際、システムＣＰＵはその内部カウンタを
転送ワード数にしたがってＮ＝２５５として初期設定し
たうえで、まずバンクＢＮＫＩを指定してそれにメモリ
リードＲＤ信号を与えて１ワ一ド分のデータを読み出し
、次にバンクＢＮＫ２を指定してそれにメモリアクセス
信号を与えて先にバンクＢＮＫ １から読み出されたデ
ータの書込みを行なわせ、そのｌツー１分のデータ転送
が終了した時点でカウンタの内容から・１を減じ、以上
の動作をカウンタの内容が零になるまで繰返して行なわ
せるようにしている。第４図に、そのときのフローチャ
ートを示している。
のバンク間にわたるデータ転送を行なわせる場合、転送
元のバンクと転送先のバンクとの各指定をバイト単位に
よる１ワ一ド分のデータ転送ごとに行なわせなけわばな
らないものになっている。すなわち、例えばバンクＢＮ
ＫＩからバンりＢＮＫ２に２５６ワ一ド分のデータ転送
を行なわせる際、システムＣＰＵはその内部カウンタを
転送ワード数にしたがってＮ＝２５５として初期設定し
たうえで、まずバンクＢＮＫＩを指定してそれにメモリ
リードＲＤ信号を与えて１ワ一ド分のデータを読み出し
、次にバンクＢＮＫ２を指定してそれにメモリアクセス
信号を与えて先にバンクＢＮＫ １から読み出されたデ
ータの書込みを行なわせ、そのｌツー１分のデータ転送
が終了した時点でカウンタの内容から・１を減じ、以上
の動作をカウンタの内容が零になるまで繰返して行なわ
せるようにしている。第４図に、そのときのフローチャ
ートを示している。
このように従来のメモリ切換装置では、■ツー６分のデ
ータ転送をなすたびにバンク指定を行なわせなければな
らず、その分バンク間にまたがるデータ転送に時間を要
するものとなっている。
ータ転送をなすたびにバンク指定を行なわせなければな
らず、その分バンク間にまたがるデータ転送に時間を要
するものとなっている。
１修
本発明は以上の点を考慮してなされたもので、バンク切
換方式をとるメモリ装置にあって、バンク間にわたるデ
ータ転送時に、転送元と転送先との各バンク指定をデー
タ転送別に行なわせてバイト単位のデータ転送ごとにバ
ンク指定をなす必要がないようにし、データ転送を高速
で行なわせることを可能にしたメモリ切換装置を提供す
るものである。
換方式をとるメモリ装置にあって、バンク間にわたるデ
ータ転送時に、転送元と転送先との各バンク指定をデー
タ転送別に行なわせてバイト単位のデータ転送ごとにバ
ンク指定をなす必要がないようにし、データ転送を高速
で行なわせることを可能にしたメモリ切換装置を提供す
るものである。
豊威
本発明はその目的達成のため、バンク指定用ランチ回路
にリード用とライト用との各専用のものをそれぞれ設け
、その各ラッチされたリードバンクデータとライトバン
クデータとをメモリアクセス信号の状態に応じて切換回
路により選択的にデコーダに与えてバンク指定を行なわ
せる手段をとるようにするものである。
にリード用とライト用との各専用のものをそれぞれ設け
、その各ラッチされたリードバンクデータとライトバン
クデータとをメモリアクセス信号の状態に応じて切換回
路により選択的にデコーダに与えてバンク指定を行なわ
せる手段をとるようにするものである。
以下、添付図面を参照して本発明の一実施例について詳
述する。
述する。
本発明によるメモリ切換装置にあっては、第１図に示す
ように、アドレス／データバスＢ ’Ｕ Ｓから送られ
てくるリードバンクデータをリードバンクラッチ信号Ｌ
ＡＴＣＨ１をストローブとしてラッチするリードバンク
指定用ラッチ回路１１と、同じくバスＢＵＳから送られ
てくるライトパンクデータをリードバンクラッチ信号Ｌ
ＡＴＣＨ２をストローブとしてラッチするライトバンク
指定用ラッチ回路１２と、それら各ラッチされたバンク
データをメモリリードＲＤ信号のアクセス状態に応じて
選択的に切り換えるバンクデータ切換回路４と、そのバ
ンクデータ切換回路４から選択的に出力されるバンクデ
ータの内容にしたがって複数のバンクＢＮＫＯ，ＢＮＫ
Ｉ、ＢＮＫ２．・・・からなるメモリ３にバンク指定信
号Ｓｏ、Ｓｔ、Ｓ２゜・・・を与えるデコーダ２とによ
って構成されている。
ように、アドレス／データバスＢ ’Ｕ Ｓから送られ
てくるリードバンクデータをリードバンクラッチ信号Ｌ
ＡＴＣＨ１をストローブとしてラッチするリードバンク
指定用ラッチ回路１１と、同じくバスＢＵＳから送られ
てくるライトパンクデータをリードバンクラッチ信号Ｌ
ＡＴＣＨ２をストローブとしてラッチするライトバンク
指定用ラッチ回路１２と、それら各ラッチされたバンク
データをメモリリードＲＤ信号のアクセス状態に応じて
選択的に切り換えるバンクデータ切換回路４と、そのバ
ンクデータ切換回路４から選択的に出力されるバンクデ
ータの内容にしたがって複数のバンクＢＮＫＯ，ＢＮＫ
Ｉ、ＢＮＫ２．・・・からなるメモリ３にバンク指定信
号Ｓｏ、Ｓｔ、Ｓ２゜・・・を与えるデコーダ２とによ
って構成されている。
このように構成されたものにあって、いま例えばバンク
ＢＮＫＩからバンクＢＮＫ２にバイト単位による２５６
ワ一ド分のデータ転送を行なわせる際、システムＣＰＵ
（図示せず）はその内部カウンタを転送ワード数にした
がってＮ＝２５６として初期設定したうえで、まず転送
元のバンクＢＮＫＩを指定するべくリードバンクデータ
をリードバンク指定用ラッチ回路１１にラッチさせ、次
いで転送先のバンクＢＮＫ２を指定するべくライトパン
クデータをライトパンク指定用ラッチ回路１２にラッチ
させて、転送元と転送先との各バンク指定をデータ転送
別に行なわせる。この状態にあってシステムＣＰＵから
メモリ３にメモリリードＲＤ信号が出されると、それに
応じてバンクデータ切換回路４はリードバンク指定用ラ
ッチ回路１１の出力側を選択してそのラッチされている
リードバンクデータをデコーダ２に与える。デコーダ２
はそのバンクデータの内容に応じてバンクＢＮＫＩにバ
ンク指定信号Ｓ１を与え、それにより転送元のバンクＢ
ＮＫ １が指定されて１ワ一ド分のデータが読み出され
る。次に、システムＣＰＵからメモリ３にメモリリード
ＲＤ信号が出されると、それに応じてバンクデータ切換
回路４はライトパンク指定用ラッチ回路１２の出力側を
選択してそのラッチされているライトパンクデータをデ
コーダ２に与える。デコーダ２はそのバンクデータの内
容に応じてバンクＢＮＫ２にバンク指定信号Ｓ２を与え
、それにより転送先のバンクＢＮＫ２が指定されて先に
バンクＢＮＫＩから読み出された１ワ一ド分のデータが
書き込まれる。その１ワ一ド分のデータ転送が終了した
時点でシステムＣＰＵはカウンタの内容から１を減じ、
以上のメモリ３のリード、ライトの動作をカウンタの内
容が零になるまで繰返して行なわせることにより２５６
ワ一ド分のデータ転送が完了される。第２図に、そのと
きのフローチャートを示している。
ＢＮＫＩからバンクＢＮＫ２にバイト単位による２５６
ワ一ド分のデータ転送を行なわせる際、システムＣＰＵ
（図示せず）はその内部カウンタを転送ワード数にした
がってＮ＝２５６として初期設定したうえで、まず転送
元のバンクＢＮＫＩを指定するべくリードバンクデータ
をリードバンク指定用ラッチ回路１１にラッチさせ、次
いで転送先のバンクＢＮＫ２を指定するべくライトパン
クデータをライトパンク指定用ラッチ回路１２にラッチ
させて、転送元と転送先との各バンク指定をデータ転送
別に行なわせる。この状態にあってシステムＣＰＵから
メモリ３にメモリリードＲＤ信号が出されると、それに
応じてバンクデータ切換回路４はリードバンク指定用ラ
ッチ回路１１の出力側を選択してそのラッチされている
リードバンクデータをデコーダ２に与える。デコーダ２
はそのバンクデータの内容に応じてバンクＢＮＫＩにバ
ンク指定信号Ｓ１を与え、それにより転送元のバンクＢ
ＮＫ １が指定されて１ワ一ド分のデータが読み出され
る。次に、システムＣＰＵからメモリ３にメモリリード
ＲＤ信号が出されると、それに応じてバンクデータ切換
回路４はライトパンク指定用ラッチ回路１２の出力側を
選択してそのラッチされているライトパンクデータをデ
コーダ２に与える。デコーダ２はそのバンクデータの内
容に応じてバンクＢＮＫ２にバンク指定信号Ｓ２を与え
、それにより転送先のバンクＢＮＫ２が指定されて先に
バンクＢＮＫＩから読み出された１ワ一ド分のデータが
書き込まれる。その１ワ一ド分のデータ転送が終了した
時点でシステムＣＰＵはカウンタの内容から１を減じ、
以上のメモリ３のリード、ライトの動作をカウンタの内
容が零になるまで繰返して行なわせることにより２５６
ワ一ド分のデータ転送が完了される。第２図に、そのと
きのフローチャートを示している。
このように本発明によるメモリ切換装置では、バンク間
にわたるデータ転送時に転送元と転送先との各バンク指
定をデータ転送別に一度行なわせておけば、１ワ一ド分
のデータ転送ごとにおけるメモリ３のアクセス状態に応
じてリートバンクとライトバンクとの切換えが自動的に
なされるようになり、従来のように１ワ一ド分のデータ
転送のたびにリードバンクとライトパンクの各指定を行
なわせる必要がなくなり、その分データ転送を高速で行
なわせることができるようになり、特に大量のデータ転
送を行なわせる場合に有利なものとなる。
にわたるデータ転送時に転送元と転送先との各バンク指
定をデータ転送別に一度行なわせておけば、１ワ一ド分
のデータ転送ごとにおけるメモリ３のアクセス状態に応
じてリートバンクとライトバンクとの切換えが自動的に
なされるようになり、従来のように１ワ一ド分のデータ
転送のたびにリードバンクとライトパンクの各指定を行
なわせる必要がなくなり、その分データ転送を高速で行
なわせることができるようになり、特に大量のデータ転
送を行なわせる場合に有利なものとなる。
皇米
以上、本発明によるメモリ切換装置にあっては、特にバ
ンク指定用ラッチ回路にリード用とライト用との各専用
のものをそれぞれ設けてバンク間にわたるデータ転送時
に転送元と転送先との各バンク指定をデータ転送別に行
なわせ、その各ラッチされたリードバンクデータとライ
トバンクデータとをメモリアクセス信号の状態に応じて
切換回路により選択的にデコーダに与えてバンク指定を
行なわせるようにしたもので、簡単な構成によりバンク
間にわたるデータ転送を高速で行なわせることができる
という優れた利点を有している。
ンク指定用ラッチ回路にリード用とライト用との各専用
のものをそれぞれ設けてバンク間にわたるデータ転送時
に転送元と転送先との各バンク指定をデータ転送別に行
なわせ、その各ラッチされたリードバンクデータとライ
トバンクデータとをメモリアクセス信号の状態に応じて
切換回路により選択的にデコーダに与えてバンク指定を
行なわせるようにしたもので、簡単な構成によりバンク
間にわたるデータ転送を高速で行なわせることができる
という優れた利点を有している。
第１図は本発明によるメモリ切換装置の一実施例詮示す
回路構成図、第２図は同実施例におけるデータ転送時に
おける動作の一例を示すフローチャート、第３図は従来
におけるメモリ切換装置の回路構成図、第４図はそのデ
ータ転送時における動作の一例を示すフローチャートで
ある。
回路構成図、第２図は同実施例におけるデータ転送時に
おける動作の一例を示すフローチャート、第３図は従来
におけるメモリ切換装置の回路構成図、第４図はそのデ
ータ転送時における動作の一例を示すフローチャートで
ある。
Claims (1)
- バスラインから送られてくるリードバンクデータをラ
ッチするリードバンク指定用ラッチ回路と、同じくバス
ラインから送られてくるライトバンクデータをラッチす
るライトバンク指定用ラッチ回路と、それら各ラッチさ
れたバンクデータをメモリアクセス状態に応じて選択的
に切り換えるバンクデータ切換回路と、その切換回路か
ら選択的に出力されるバンクデータの内容にしたがって
複数のバンクからなるメモリにバンク指定信号を与える
デコーダとによって構成されたメモリ切換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15977684A JPS6136854A (ja) | 1984-07-30 | 1984-07-30 | メモリ切換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15977684A JPS6136854A (ja) | 1984-07-30 | 1984-07-30 | メモリ切換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6136854A true JPS6136854A (ja) | 1986-02-21 |
Family
ID=15701012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15977684A Pending JPS6136854A (ja) | 1984-07-30 | 1984-07-30 | メモリ切換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6136854A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61224050A (ja) * | 1985-03-29 | 1986-10-04 | Nec Corp | メモリアクセス回路 |
| JPH0520178A (ja) * | 1991-07-15 | 1993-01-29 | Seikosha Co Ltd | データ転送制御装置 |
-
1984
- 1984-07-30 JP JP15977684A patent/JPS6136854A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61224050A (ja) * | 1985-03-29 | 1986-10-04 | Nec Corp | メモリアクセス回路 |
| JPH0520178A (ja) * | 1991-07-15 | 1993-01-29 | Seikosha Co Ltd | データ転送制御装置 |
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