JPS6162963A - 小さなレジスタから大きなレジスタにデータワードを転送するための方法と装置 - Google Patents

小さなレジスタから大きなレジスタにデータワードを転送するための方法と装置

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JPS6162963A
JPS6162963A JP60184992A JP18499285A JPS6162963A JP S6162963 A JPS6162963 A JP S6162963A JP 60184992 A JP60184992 A JP 60184992A JP 18499285 A JP18499285 A JP 18499285A JP S6162963 A JPS6162963 A JP S6162963A
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latches
word
input
register
clock
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JP60184992A
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バーナード・ジエイ・ニユー
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    • G06COMPUTING; CALCULATING OR COUNTING
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    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/40Bus structure
    • G06F13/4004Coupling between buses
    • G06F13/4009Coupling between buses with data restructuring
    • G06F13/4018Coupling between buses with data restructuring with data-width conversion

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  • General Physics & Mathematics (AREA)
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  • Memory System (AREA)
  • Information Transfer Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背理 発明の分野 本発明は一般に1つのレジスタからもう1つのレジスタ
にデータを転送する方法と装置に関し、特に小さなレジ
スタから大きなレジスタへ並列にデータを転送する方法
と装置に関づるものである。
運i【九悲糺」 通常、データは共通なりロックを用いて等1ノいザイズ
のレジスタ間で並列に転送される。しかしながら、場合
によって、小さなレジスタカ日ら大きなレジスタへ並列
にデータを転送することが望ましく、そして時には必要
である。
過去において、データが小さなレジスタから大きなレジ
スタへ並列に転送されるとき、小さなレジスタからの第
1の所定の数のビットを含む第1のワードを一時的にラ
ッチ内ヘスドアすることが通常であった。その後に、そ
のラッチからの第1のワードと小さなレジスタからの第
2の数の所定のビットを含む第2のワードが、より大ぎ
なレジスタへ並列に転送された。通常、必ずしも必然で
はないが、小さなレジスタは大きなレジスタの→Jイズ
の半分であり、したがって大きなレジスタへのデータ転
送は数において小さなレジスタのサイズに等しいビット
を含むワードの2つの続く転送を含んでいた。
1つのレジスタからの2またはそれ以上のデータワード
を大きなレジスタへ並列に転送する結果として生じる速
度のロスを除くために、大きなレジスタ内へのデータを
クロックするために用いられるクロック速度の倍数で小
さなレジスタからのデータをクロックするのが通常であ
った。たとえば、大きなレジスタが小さなレジスタのサ
イズの2倍であれば、小さなレジスタから大きなレジス
タにデータを転送するために用いられるクロック速度は
、通常は並列にデータを大きなレジスタ内へクロックす
るために用いられる速度の2倍であった。
今まで、データ転送が行なわれるレジスタと、に 小さなレジスタから大きなレジスタ轡データを転送する
ために用いられるラッチ回路とは、通常は別個の集積回
路成分上に製造されていた。すなわち、小さなレジスタ
から大きなレジスタへ並列にデータを転送することが必
要であるかまたは望ましいどき、求められる装置を形成
するために1ノジスタとラッチを共に含む別個の集積回
路成分を集合して接続する必要があった。したがって、
小さなレジスタから大きなレジスタへ並列にデータを転
送するプロセスにおいてビットを一時的にストアするラ
ッチの使用【jlそれらのラッチのコストの点において
のみならず小さなレジスタと大きなレジスタ間でラッチ
を接続するのに必要な回路とそれらのラッチを収容する
ために必要とされるスペースの点においても費用がかか
った。
ル週の概要 前述の観点り口ら、本発明の主要な目的は小さなレジス
タから大きなレジスタへ並列にデータを転送するための
方法と装置であり、それは11fl連する従来の装置に
おいて必要とされた独立の一〇)的2ffi記憶ラッチ
を必要としない。
上記の目的と本発明の好ましい実施例によれば、データ
が並列に転送されるべき比較的大きな2つのレジスタは
、Jミック接続された論理(E CL )または等価な
技術を用いて製造される複数のレジスフ段を含む。各段
において、主ラッチと従ラッチが設けられている。主ラ
ッチは反転ラッチ能動化入力を有している。従ラッチは
真ラッチ能動化入力を有している。主ラッチの全数のう
ちの所定の数を含む第1の組の主ラッチの能動化入力は
、ワンショットとも呼ばれる単安定マルチバイブレーク
の出力へ接続される。ワンショットの入力はクロックパ
ルスのソースへ接続されている。データが転送されるレ
ジスタが同一サイズであるときにクロックパルスがワン
ショットを迂回するように、スイッチがそのワンショッ
トと並列に接続されている。主ラッチの全数のうちの残
りの部分を含む主ラッチの第2の相と従ラッチの各々の
能動化入力はクロックパルスのソースへ接続されている
本発明の好ましい実施例において、16ビットレジスタ
から32ビットレジスタヘデータを並列に転送するため
に、データは大きなレジスタをクロックするために用い
られるクロック速度の2倍であるクロック速度で小さな
レジスタから大きなレジスタへ転送される。その結果、
2ワードが大きな1ノジスクの1クロック1ナイクル期
間において小さなレジスタからシフトアウトされて人キ
イ「レジスタへ並列に転送される。
前述のようなデータ転送を行なうために、第1のワード
が小さなレジスタからシフトアウトされ、大きなレジス
タへ与えられるクロックパルスの立ち下がりエツジに一
致するときに主ラッチの第1の組の入力において第1の
ワードの信号レベルは安定すなわちデータが有効である
。そのとき、前記立ち下がりエツジに応答して、すべて
の従ラッチが不能化または゛′閉鎖″され、所定の遅れ
の後に主ラッチの第2の相が能動化すなわち間けられ、
そして能動化パルスに等しい期間において主ラッチの第
1の組を能動化して゛聞ける″狭い能動化パルスをワン
ショットが出力する。従ラッチが閉じられていれば、主
ラッチの第1の相が閉じるや否ヤ)、第1のワードは主
ラッチの第1の絹内に゛′捕獲°′されすなわちラッチ
され、そしてそれに接続されている従ラッチの入力上で
利用可能となる。
その後に、第2のワードが小さなレジスタからシフトア
ウトされ、第2のワードの信号レベルは大きなレジスタ
へ与えられる次のクロックパルスの立ち上がりエツジに
一致するときに第2の組の主ラッチの入力−Lで安定す
なわちデータが有効である。そのとき、前記立ち上がり
エツジに応答して、第2の組の主ラッチはその中へ第2
のワードをラッチして閉じる。その直後に、前記立ち上
がりエツジに応答して、すべての従ラッチが聞いてそれ
らの入力上のそのときの第1ど第2のワードが並列にそ
れらの出力へ転送される。
11町些礼」 第1図を参照して、小さなレジスタから全体として1で
示された大きなレジスタへ並列にデータを転送するため
の従来の装置が示されており、16段のデータレジスタ
は2で示され、複数の16ラッチは全体とIノで3で示
され、そして32段のデータレジスタは全体として4で
示されている。
レジスタ4において、16段の第1の組5と16段の第
2の1116が与えられている。通常は、段5ど6はD
フリ゛ンブフ1]ツブを含む。レジスタ2はライン8に
よってクロックパルスのソースへ接続されている。ラッ
チ3とレジスタ4内の32段IJ2で割る分周器9を介
してクロックパルスのソース7へ接続されている。16
段のレジスタ2は16ラインのデータパスコ5によって
16ラツヂ3の入力とレジスタ4内の16段の第2の絹
6の入力とに接続されている。16ラツヂ3の出力は1
6ラインのバス18によってレジスタ4の16[95の
第1の組の入力へ接続されている。レジス′14の出力
は全体どして14で示された32ラインのバストに与え
られる。
第2図を参照して、複数のタイミングダイヤグラム(a
)−(!])が与えられている。ダイヤグラム(a)、
(b)および(d)−(!])は第1図の装置における
クロックとデータの信号のタイミングを示す。これらの
ダイヤグラムとダイヤグラム(c)は第3図の装置にお
けるクロ・ンクとデータの信号のタイミングを示づ−。
ダイヤグラム(a )において、レジスタ2からのデー
タをクロックするために用いられる複数のクロックパル
ス21が示されている。ダイヤグラム(b)において、
ラッチ3とレジスタ4への入れ出しのデータをクロック
するために用いられる複数のクロックパルス22が示さ
れている。パルス21の速度はパルス22の速度の2倍
であってパルス22の各々は矢印で示されているように
正に向いた立ち上がりエツジ23と負に向いた立ち下が
りエツジ24を有することがわかろう。ダイヤグラム(
c”)において、第1図の装置でなくて第3図の装置に
おいて用いられるパルスが示されている。ダイヤグラム
(d )において、16の並列なビットワードの複数の
対の表示が示されており、各対は第1のワード25(実
線)と第2のワード26(破線)を含んでいる。ダイヤ
グラム(e)において、第1のワード25がラッチ3内
にラッチされてレジスタ4の段5の第1の組の入力上で
使用可能になった後の第1のワード25のタイミングの
表示が示されている。ダイヤグラム(f)と(g)にお
いて、第1のワード25と第2のワード26が1ノジス
タ4へ転送されてレジスタ4の出力上で使用可能になっ
た後のそれらのタイミングの表示が示されている。
第1図の装置の動作において、パルス22の立ち上がり
エツジ23の後の成るどぎに第1のワード25がクロッ
クパルス21によってラッチ3の入力へ転送される。こ
の転送の条件の1つは、第2図のダイヤグラム(b)と
((1)で示されているようにパルス22の立ち下がり
エツジ2/!に一致するときにおいて第2のワード25
を形成する信号レベルが安定すなわちデータが有効でな
ければならないことである。立ち下がりエツジ24にお
いて、ダイヤグラム(e)で示されているように、ラッ
チ31は閉じて、レジスタ4の第1の組の段5の入力で
もあるそれらラッチの出力上にワード25をラッチング
する。
ラッチ3への第1のワード25の転)Xに続いてラッチ
3が閉じられた棲に、第2のワード26がクロックパル
ス21によってレジスタ1の第2の組の段6へ転送され
る。この転送の条件の1つは、第2図のダイヤグラム(
1))と(d )に示されているよう(こ、パルス22
の立ち」二がりエツジ23と一致するときに第2のワー
ド26を形成する信号レベルが安定であること、す4T
わちデータが有効でなければならないことである。立ち
上がりエツジ23において、第2図のダイヤグラム(f
)と((1)で示されているように、レジスタ4の第1
と第2の組の段5と6はそれらの入力にあるワード25
と26を並列にそれらの出力へ転送する。
続く立ち下がりエツジ271によって、段5と6が閉じ
る。その直後に、ラッチ3はレジスタ4へ転送されるべ
き次の対のワードの第1のワードを受取るために聞く。
第3図を参照して、本発明によれば、16段レジスタ3
0.クロック31.2で割る分周器32゜ワンショット
とも呼ばれる単安定マルチバイブレーク33.ボール4
4ど1対の接点41および43を有するスイッチ34.
さらに全体として35で示された32段レジスタが与え
られており、レジスタ35は反転6L動化入力を右する
1ヨラッチ36の第1の相9反転能動化入力を有する主
ラッチ37の第2の絹、非反転能動化入力を右する従ラ
ッチ38の第1の絹、おJ:び非反転能vJ化大入力右
する従ラッチ39の第2の組を含んでいる。
レジスタ30はライン/IOによってクロック31の出
力へ接続されている。2で割る分周器32の出力は、ワ
ンシコツl−33、スイッチ34の接点41.従ラッチ
38の第1の組の能動化入力。
コニラップ37の第2の組の反転能動化入力、および従
ラッチ39の第2の組の能動化入力へライン42によっ
て接続されている。ワンシ〕ツ1〜33の出力はスイッ
チ3/Iの接点13へ接続されている。ボール471は
ライン/I5によって主ラッチ36の第1の組の能動他
人ノコへ接続されている。レジスタ30のデータ出力ラ
インは16ラインのバス/16によって主ラッチ36の
第1の組と主ラッチ37の第2の絹へ接続されている。
レジスタ35の出ノ〕は全体として47で示された32
ラインで与えられる。
以下に述べられるように、第2図のタイミングダイヤグ
ラムは第3図の装置の動作をも説明づる。
第2図を参照して、第3図の装置の動作において、パル
ス22の立ち上がりエツジ23の成るときに、第1のワ
ード25はクロックパルス21によって主ラッチ36の
第1の組の入力へ転送される。この転送の条件の1つは
、第2図のダイヤグラム(h)と((I)によって示さ
れているようにパルス22の立ち下がりエツジ24に一
致するときに第1のワード25を形成する信号のレベル
が安定すなわちデータが有効であることである。立ち下
がりエツジ24においてスイッチ34のポール44が接
点43に接触しておれば、ワンショット33はダイヤグ
ラム(c)に示されているように狭い負に向くパルスを
出力する。ワンショツ主33からの狭いパルスはダイヤ
グラム(e )で示されているように主ラッチ36の第
1の組を一時的に開け、その入力上の第1のワード25
がそこでラッチされて従ランチ38の第1の組の入力で
もあるその出力上で使用可能にされる。主ラッチのパル
スの幅にほぼ等しくて、イれは本発明の凹型的な実施例
において約2ナノ秒である。
主ラッチ36の第1の相内への第1のワード25のラッ
チに続いて、第2のワード26は主うツヂ37の第2の
絹へ転送される。この転jXの条イ′1の1つは、第2
図のダイヤグラム(h)と(d )に示されているよう
にパルス22の立ち十がりJフジ23に一致するときに
第2のワード26を)[チ成する信号レベルが安定すな
わちデータが右グjでなければならないことである。X
γち上がりエツジ23において、主ラッチ37の第2の
絹は第2のワード26を閉じてラッチし、そしてそれを
従ラッチ39に対して使用可能にする。その直後に、従
ラッチ38の第1の組と従ラッチ39の第2の組が間き
、グイせグラム(f)と((1)に示されているように
レジスタ35の出力ライン47へ第1のワード25と第
2のワード26が転送されることを可能にする。パルス
22の続く立ち下がりエツジにおいて、従ラッチ38と
39の第1と第26一 2の絹は第1と第2のワード25と26を閉じてラッチ
する。その直後に、主ラッチ36の第1の相は再び瞬間
的に開いてレジスタ30からワードの最初の次の対のワ
ードを受取り、上述のデータ転送のプロセスが繰返され
る。
本発明の好ましい実施例が述べられたが、本発明の精神
と範囲から離れることなく、説明された実施例に対して
種々の修正がなされ得ることが意図されている。したが
って、説明された実施例は本発明の例示としてのみ考慮
され、本発明の範囲は特許請求の範囲を参照lノで決定
されるよう意図されている。
【図面の簡単な説明】
第1図は小さなレジスタから大きなレジスタへ並列にデ
ータを転送するために用いられる従来の装置のブロック
図である。 第2図はデータとクロックの信号のダイヤグラムである
。 第3図は本発明の実施例のブロック図である。 図において、1は大きなレジスタ、2は16段データレ
ジスタ、3は複数の16ラッチ、4は32段データレジ
スタ、5は16段の第1の組、6は16段の第2の相、
7はクロックパルスのソース、9は2で割る分周器、2
1.22はり[]ツクパルス、23は正に向う立ち上が
りエツジ、2/1は角に向う立ち下がりエツジ、25は
第1のワード、26は第2のワード、30は16段レジ
スタ、31はクロック、32は2で割る分周器、33は
ワンショッl−134はスイッチ、/14はボール、4
1と43は1対の接点、35は32段1ノジスタ、36
は主ラッチの第1の絹、37は主ラッチの第2の相、3
8は従ラッチの第1の絹、39は従ラッチの第2の組を
表わす。

Claims (1)

  1. 【特許請求の範囲】 (1)小さなレジスタから大きなレジスタにデータワー
    ドを転送する方法であって、前記大きなレジスタは各々
    が入力を有する主ラッチの第1と第2の組と、各々が入
    力を有する従ラッチの第1と第2の組と、前記ラッチを
    クロックパルスのソースへ接続する手段とを含み、前記
    方法は、(a)前記小さなレジスタから前記第1の 組の主ラッチの前記入力へワードを転送し、それは前記
    クロックパルスの隣合う第1と第2のパルスの立ち上が
    りエッジ間の所定の時間間隔と前記第1のクロックパル
    スの立ち下がりエッジの前後の所定の時間間隔において
    前記第1の組の主ラッチの前記入力で有効であり、 (b)前記第1のクロックパルスの前記立 ち下がりエッジに続く所定の時間にその立ち下がりエッ
    ジに応答して前記第1の組の主ラッチ内に前記第1のワ
    ードをラッチし、その後に (c)前記小さなレジスタから前記第2の 組の主ラッチの前記入力へ第2のワードを転送し、それ
    は前記第1と前記第2のクロックパルスの立ち下がりエ
    ッジ間の所定の時間間隔と前記第2のクロックパルスの
    立ち上がりエッジの前後の所定の時間間隔において前記
    第2の組の主ラッチの前記入力において有効であり、 (d)前記第2のクロックパルスの前記立 ち上がりエッジに応答して前記第2の組の主ラッチ内に
    前記第2のワードをラッチし、その後に、(e)前記第
    2のクロックパルスの前記立 ち下がりエッジに応答して前記第1と第2の組の従ラッ
    チ内へ前記第1と第2のワードをラッチするステップを
    含むことを特徴とする方法。 (2)前記小さなレジスタから前記大きなレジスタへ付
    加的な第1と第2のワードを転送するために前記ステッ
    プ(a)−(e)を繰返すステップを含むことを特徴と
    する特許請求の範囲第1項記載の方法。 (3)前記小さなレジスタから前記第1の組と第2の組
    の主ラッチの前記入力へ前記第1と第2のワードを転送
    する前記ステップは、前記ラッチへ接続されたクロック
    パルスのソースによって与えられるクロックパルスのパ
    ルス速度より大きなパルス速度を有するクロックを用い
    るステップを含むことを特徴とする特許請求の範囲第1
    項記載の方法。 (4)前記小さなレジスタから前記第1の組と第2の組
    の主ラッチの前記入力へ前記第1と第2のワードを転送
    するために用いられるクロックパルスのパルス速度は、
    前記ラッチに接続されたクロックパルスのソースによっ
    て与えられるクロックパルスのパルス速度の2倍である
    ことを特徴とする特許請求の範囲第3項記載の方法。 (5)前記大きなレジスタは前記第1の組の主ラッチの
    各1つのクロック入力へ接続された出力を有するワンシ
    ョットを含み、前記段落(b)のラッチするステップは
    、 前記第1のクロックパルスの前記立ち下がりエッジに応
    答して前記ワンショットの出力上に所定のパルス幅を有
    するクロックパルスを生じるステップを含むことを特徴
    とする特許請求の範囲第1項記載の方法。 (6)前記クロックパルスは立ち下がりエッジを有し、
    前記段落(b)におけるラッチするステップは前記クロ
    ックパルスの前記立ち下がりエッジにおいて起こること
    を特徴とする特許請求の範囲第5項記載の方法。 (7)前記クロックパルスの前記立ち下がりエッジは、
    前記第2の組の主ラッチの前記入力への前記第2のワー
    ドの前記転送の前に起こることを特徴とする特許請求の
    範囲第5項記載の方法。 (8)小さなレジスタから大きなレジスタへデータワー
    ドを転送するための装置であって、前記大きなレジスタ
    は各々が入力を有する主ラッチの第1と第2の組と、各
    々が入力を有する従ラッチの第1と第2の組と、前記ラ
    ッチをクロックパルスのソースへ接続するための手段と
    を有し、前記装置は、 (a)前記小さなレジスタから前記第1の 組の主ラッチの前記入力へ第1のワードを転送するため
    の手段を備え、そのワードは前記クロックパルスの隣接
    する第1と第2のパルスの立ち上がりエッジ間の所定の
    時間間隔と前記第1のクロックパルスの立ち下がりエッ
    ジの前後の所定の時間間隔において前記第1の組の主ラ
    ッチの前記入力で有効であり、 前記装置はさらに、 (h)前記第1のクロックパルスの前記立 ち下がりエッジに応答して、その立ち下がりエッジに続
    く所定の時間において前記第1の組の主ラッチ内に前記
    第1のワードをラッチするための手段と、 (c)前記第1の組の主ラッチ内における 前記第1のワードの前記ラッチングの後に前記小さなレ
    ジスタから前記第2の組の主ラッチの前記入力へ第2の
    ワードを転送するための手段を備え、その第2のワード
    は前記第1と第2のクロックパルスの立ち下がりエッジ
    間の所定の時間間隔と前記第2のクロックパルスの立ち
    上がりエッジの前後の所定の時間間隔において前記第2
    の組の主ラッチの前記入力で有効であり、 前記装置はさらに、 (d)前記第2のクロックパルスの前記立 ち上がりエッジに応答して前記第2の組の主ラッチ内に
    前記第2のワードをラッチするための手段と、 (e)前記第2の組の主ラッチ内の前記第 2のワードの前記ラッチングの後に、前記第2のクロッ
    クパルスの前記立ち下がりエッジに応答して前記第1と
    第2の組の従ラッチ内に前記第1と第2のワードをラッ
    チするための手段を備えたことを特徴とする装置。 (9)前記小さなレジスタから前記第1と第2の組の主
    ラッチの前記入力へ前記第1と第2のワードを転送する
    ための前記手段は、前記ラッチに接続されたクロックパ
    ルスのソースによって、えられるクロックパルスのパル
    ス速度より大きなパルス速度を有するクロックを含むこ
    とを特徴とする特許請求の範囲第8項記載の装置。 (10)前記小さなレジスタから前記第1と第2の組の
    主ラッチの前記入力へ前記第1と第2のワードを転送す
    るために用いられるクロックパルスのパルス速度は、前
    記ラッチへ接続されたクロックパルスのソースによって
    与えられるクロックパルスのパルス速度の2倍であるこ
    とを特徴とする特許請求の範囲第9項記載の装置。 (11)前記大きなレジスタは前記第1の組の主ラッチ
    の各1つのクロック入力に接続された出力を有するワン
    ショットを含み、段落(b)におけるラッチするための
    前記手段は、 前記第1のクロックパルスの前記立ち下がりエッジに応
    答して前記ワンショットの出力に所定のパルス幅を有す
    るクロックパルスを発生するための手段を含むことを特
    徴とする特許請求の範囲第8項記載の装置。 (12)前記クロックパルスは立ち下がりエッジを有し
    、段落(b)におけるラッチする前記手段は前記クロッ
    クパルスの前記立ち下がりエッジにおいて前記ラッチン
    グを与えるための手段を含むことを特徴とする特許請求
    の範囲第11項記載の装置。 (13)前記クロックパルスの前記立ち下がりエッジは
    、前記第2の組の主ラッチの前記入力への前記第2のワ
    ードの前記転送の前に起こることを特徴とする特許請求
    の範囲第11項記載の装置。 (14)16の出力ラインを有する16ビットレジスタ
    からの16の入力ラインの第1の組と16の入力ライン
    の第2の組を有する32ビットレジスタへ32ビットを
    転送する方法であって、前記32ビットレジスタは、前
    記16ビットレジスタの前記16の出力ラインの1つに
    接続された入力ラインの前記第1および第2の組の各々
    からのその入力ラインの1つと、16の主ラッチの第1
    および第2の組とを有し、前記主ラッチの各々は前記3
    2ビットレジスタ入力ラインの1つに接続された入力を
    有し、前記32ビットレジスタはさらに、前記主ラッチ
    を開閉するためのクロックパルスのソースに接続された
    入力と、出力と、32の従ラッチとを有し、前記従ラッ
    チの各々は前記主ラッチの1つの出力へ接続された入力
    と前記従ラッチを開閉するためにクロックパルスのソー
    スへ接続された入力と出力とを有し、前記方法は、(a
    )前記クロックパルスの最初の1つの 立ち下がりエッジで前記従ラッチのすべてを閉じ、その
    後に、 (b)前記立ち下がりエッジに応答して前 記主ラッチのすべてを開け、 (c)前記16ビットレジスタから前記主 ラッチの入力上に第1のワードを与え、そのワードは前
    記第1のクロックパルスおよび隣接する第2のクロック
    パルスの立ち上がりエッジ間の所定の期間と前記第1の
    クロックパルスの前記立ち下がりエッジについて安定で
    あり、その後に、(d)前記第1のワードを前記第1の
    組の主ラッチ内にラッチして、前記第1のワードをそれ
    に接続された前記従ラッチに対して使用可能にするため
    に前記第2のクロックパルスの立ち上がりエッジの起こ
    る前に前記第1の組の主ラッチを閉じ、 (e)前記16ビットレジスタから前記第 1と第2の組の前記主ラッチの各々の入力上に第2のワ
    ードを与え、その第2のワードは前記第1と第2のクロ
    ックパルスの立ち下がりエッジ間のその所定の期間と前
    記第2のクロックパルスの立ち上がりエッジについて安
    定であり、 (f)前記第2のワードを前記第2の組の主ラッチ内に
    ラッチして、それに接続されている従ラッチの前記入力
    に対してそれを使用可能にし、その後に、 (g)それぞれ前記第1と第2の組の主ラ ッチへ接続された前記従ラッチの入力から出力へ前記第
    1と第2のワードを転送するために、前記第2のクロッ
    クパルスの立ち上がりエッジで前記従ラッチのすべてを
    開くことを特徴とする方法。 (16)16の出力ラインを有する16ビットレジスタ
    からの16の入力ラインの第1の組と16の入力ライン
    の第2の組を有する32ビットレジスタへ32ビットを
    転送するための装置であって、前記32ビットレジスタ
    は前記16ビットレジスタの前記16の出力ラインの1
    つに接続された入力ラインの前記第1および第2の組の
    各々からのその入力ラインの1つと、16の主ラッチの
    第1および第2の相とを有し、前記主ラッチの各々は前
    記32ビットレジスタ入力ラインの1つに接続された入
    力と前記主ラッチを開閉するためのクロックパルスのソ
    ースへ接続された入力と出力とを有し、前記32ビット
    レジスタはさらに32の従ラッチを有し、その各々は前
    記主ラッチの1つの出力へ接続された入力と前記従ラッ
    チを開閉するためのクロックパルスのソースへ接続され
    た入力と出力とを有し、前記装置は (a)前記クロックパルスの最初の1つの 立ち下がりエッジで前記従ラッチのすべてを閉じるため
    の手段と、 (b)前記立ち下がりエッジに応答して前 記従ラッチが閉じられた後に前記主ラッチのすべてを開
    くための手段と、 (c)前記16ビットレジスタから前記主 ラッチの入力へ第1のワードを与えるための手段とを備
    え、その第1のワードは前記第1のクロックパルスおよ
    び隣接する第2のクロックパルスの立ち上がりエッジ間
    の所定の期間と前記第1のクロックパルスの前記立ち下
    がりエッジについて安定であり、 前記装置はさらに (d)前記第1のワードを前記第1の組の 主ラッチ内にラッチしてそれに接続されている前記従ラ
    ッチに対して前記第1のワードを使用可能にするために
    、前記第2のクロックパルスの立ち上がりエッジの起こ
    る前に前記第1の組の主ラッチを閉じるための手段と、 (e)前記第1の組の主ラッチの前記閉鎖 の後に前記第1と第2の組の前記主ラッチの各々の入力
    へ前記16ビットレジスタから第2のワードを与えるた
    めの手段とを備え、その第2のワードは前記第1と第2
    のクロックパルスの立ち下がりエッジ間の所定の期間と
    前記第2のクロックパルスの立ち上がりエッジについて
    安定であり、前記装置はさらに、 (f)前記第2の組の主ラッチ内に前記第 2のワードをラッチしてそれに接続された従ラッチの前
    記入力に対して前記第2のワードを使用可能にするため
    に、前記第2のクロックパルスの前記立ち上がりエッジ
    で前記第2の組の主ラッチ内の前記主ラッチを閉じるた
    めの手段と、 (g)それぞれ主ラッチの前記第1と第2 の組へ接続されている前記従ラッチの出力へ前記第1と
    第2のワードを入力から転送するために前記第2のクロ
    ックパルスの立ち上がりエッジで前記第2の組の主ラッ
    チの前記閉鎖の後に前記従ラッチのすべてを開くための
    手段とを備えたことを特徴とする装置。
JP60184992A 1984-08-24 1985-08-22 小さなレジスタから大きなレジスタにデータワードを転送するための方法と装置 Pending JPS6162963A (ja)

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US644403 1984-08-24
US06/644,403 US4621341A (en) 1984-08-24 1984-08-24 Method and apparatus for transferring data in parallel from a smaller to a larger register

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JPS6162963A true JPS6162963A (ja) 1986-03-31

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EP (1) EP0177156A3 (ja)
JP (1) JPS6162963A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005352985A (ja) * 2004-06-14 2005-12-22 Sony Corp 記憶装置
JP2009179958A (ja) * 2008-01-29 2009-08-13 Hitachi Constr Mach Co Ltd 掘削バケット

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE452937B (sv) * 1986-04-18 1987-12-21 Ericsson Telefon Ab L M Sett och anordning for att overfora data mellan tva datautrustningar som drivs av var sin oberoende klocka
US4916601A (en) * 1988-12-19 1990-04-10 Bull Hn Information Systems Inc. Means for transferring firmware signals between a control store and a microprocessor means through a reduced number of connections by transfer according to firmware signal function
DE69122520T2 (de) * 1990-01-31 1997-02-13 Hewlett Packard Co Vielfachbus-Systemspeicherarchitektur
JPH10336032A (ja) * 1997-05-30 1998-12-18 Mitsubishi Electric Corp A/d変換器
US5844844A (en) * 1997-07-09 1998-12-01 Xilinx, Inc. FPGA memory element programmably triggered on both clock edges
US6072348A (en) * 1997-07-09 2000-06-06 Xilinx, Inc. Programmable power reduction in a clock-distribution circuit
EP0954180B1 (en) * 1998-04-28 2006-02-08 Sanyo Electric Co., Ltd. Serial data transfer device
US6061418A (en) * 1998-06-22 2000-05-09 Xilinx, Inc. Variable clock divider with selectable duty cycle
JP3461483B2 (ja) 2000-02-22 2003-10-27 埼玉日本電気株式会社 データ転送方法及び装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4514808A (en) * 1978-04-28 1985-04-30 Tokyo Shibaura Denki Kabushiki Kaisha Data transfer system for a data processing system provided with direct memory access units
GB2021823B (en) * 1978-05-30 1983-04-27 Intel Corp Data transfer system
US4447878A (en) * 1978-05-30 1984-05-08 Intel Corporation Apparatus and method for providing byte and word compatible information transfers
IT1121031B (it) * 1979-09-19 1986-03-26 Olivetti & Co Spa Sistema di elaborazione di dati multiprocessore
US4417303A (en) * 1981-02-25 1983-11-22 Leeds & Northrup Company Multi-processor data communication bus structure

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005352985A (ja) * 2004-06-14 2005-12-22 Sony Corp 記憶装置
JP2009179958A (ja) * 2008-01-29 2009-08-13 Hitachi Constr Mach Co Ltd 掘削バケット

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Publication number Publication date
EP0177156A2 (en) 1986-04-09
EP0177156A3 (en) 1988-07-06
US4621341A (en) 1986-11-04

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