SU1488826A1 - Устройство для перебора сочетаний - Google Patents

Устройство для перебора сочетаний Download PDF

Info

Publication number
SU1488826A1
SU1488826A1 SU874321477A SU4321477A SU1488826A1 SU 1488826 A1 SU1488826 A1 SU 1488826A1 SU 874321477 A SU874321477 A SU 874321477A SU 4321477 A SU4321477 A SU 4321477A SU 1488826 A1 SU1488826 A1 SU 1488826A1
Authority
SU
USSR - Soviet Union
Prior art keywords
group
input
output
trigger
elements
Prior art date
Application number
SU874321477A
Other languages
English (en)
Inventor
Valentin M Glushan
Aleksandr V Prishibskoj
Original Assignee
Valentin M Glushan
Aleksandr V Prishibskoj
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Valentin M Glushan, Aleksandr V Prishibskoj filed Critical Valentin M Glushan
Priority to SU874321477A priority Critical patent/SU1488826A1/ru
Application granted granted Critical
Publication of SU1488826A1 publication Critical patent/SU1488826A1/ru

Links

Landscapes

  • Logic Circuits (AREA)

Description

Изобретение относится к автоматике и вычислительной технике и может быть использовано для построения вычислительных устройств, предназна2
ченных для автоматизированного решения задач конструирования радиоэлектронной и вычислительной аппаратуры. Цель изобретения - упрощение устройства. Устройство содержит две группы триггеров 1-10, четыре группы элементов И 11-23, 38-42, группу элементов ИЛИ 24-26, сумматоры по модулю два 27-30, мажоритарные элементы 31-33, два. элемента задержки 34,36, элемент И 43, элемент ИЛИ 37, ключ 35. Новые связи в устройстве позволяют по сравнению с прототипом исключить группу триггеров и группу элементов ИЛИ.
1 ил.
5 Ц „„ 1488826
з 1488826
Изобретение относится к автоматике и вычислительной технике и может быть использовано Для построения вычислительных устройств, предназначенных для автоматизированного решения задач конструирования радиоэлектронной и вычислительной аппаратуры.
Цель изобретения - упрощение устройства. Ю
На чертеже приведена структурная схема устройства на пять разрядов. 1
Устройство содержит Т-триггеры 1-5, ϋ-триггеры 6-10, группы элементов И 11-14, 15-19, 20-23, группу 15 элементов ИЛИ 24-26, сумматоры 27-30 по модулю два, мажоритарные элементы 31-33, элемент 34 задержки, ключ;
35, элемент 36 задержки, элемент ИЛИ 37, группу элементов И 38-42, 20
элемент И 43, вход 44 тактовых им-, пульсов, вход 45 единичного уровня, группу 46-50 информационных выходов, выход 51 окончания перебора.
Устройство работает следующим об- 25. разом.
Перед началом работы триггеры групп 1—5,6—10 по входам К устанавливаются в нулевое состояние, а затем по входам 51 в триггеры 1-3 за- зд писываются "1" (исходное состояние 11100 для случая η = 5, ш = 3).При нажатии кнопки "Пуск” единичный потенциал с входа 45 поступает через элемент ИЛИ 37 на входы синхронизации триггеров 6-10, разрешая перезапись исходного сочетания в регистр памяти, образованный триггерами 610. Длительность задержки элемента 34 определяется временем процесса пе-дд резаписи информации из первого регистра во второй. Единичный потенциал открывает ключ, и тактовый импульс поступает на входы элементов И 11-14. Нулевой потенциал на инверс- дд ном выходе триггера 5 закрывает все последующие элементы И 12—14, поэтому импульс появляется только на выходе элемента И 11. Пройдя по цепи элементов ИЛИ 24-26, импульс поступает на входы всех сумматоров 27-30 по модулю два. Так как в состоянии "1" находятся только триггеры 6-8, то импульсы появятся на выходах сумматоров 27-29 по модулю два, оставляя открытыми элементы И 16-19, 2023, а нулевой потенциал с выхода сумматора 30 по модулю два закрывает все последующие элементы И 19 и 23,
и т.д. С выходов· элементов И 15-17 импульсы поступают на счетные входы триггеров 1-3, переводя их в нулевое состояние, и на входы мажоритарных элементов 31-33. Так как "1" присутствует на инверсных выходах триггеров 9 и 10, а элемент И 23 закрыт нулевым потенциалом с выхода сумматора 30 по модулю два, то открытым остается, только элемент И 22. Пройдя через' него, импульс поступает на вход 82 триггера 4, переводя его в единичное состояние.
Так как на каждый четырехвходовый комбинационный мажоритарный элемент поступает только три импульса, то импульсы появятся только на выходах элементов 31 ^32. Поступая на входы 82 триггеров 1 и 2, они переводят их в состояние "1". С выхода ключа 35 тактовый импульс поступает также на элемент 36 задержки, который задерживает его на время, равное времени*, формирования очередного сочетания. Пройдя элемент 36 задержки, импульс поступает на выходы 46-50 всех элементов, разрешая считывание очередной комбинации с информационных выходов устройства. Одновременно импульс, пройдя элемент ИЛИ 37 и поступив на входы синхронизации триггеров группы 6-10, разрешает перезапись очередной комбинации из первого регистра во второй. После формирования последнего сочетания 00111 в первом регистре формируется его промежуточное состояние 00000, при котором открывается элемент И 43 и на выходе 51 появляется потенциал "1", сигнализирующий об окончании процесса перебора всех сочетаний из η = 5 по ш = 3.

Claims (1)

  1. Формула изобретения
    Устройство для перебора сочетаний, содержащее две группы триггеров, четыре группы элементов И, группу элементов ИЛИ, сумматоры по модулю два, мажоритарные элементы, элемент И, элемент ИЛИ, два элемента задержки и ключ, причем прямой вход ϊ-го (ί =
    - 1,2,...,η, где η - число перебираемых элементов) триггера первой группы подключен к информационному входу ί-го триггера второй группы и к первому входу ΐ—го элемента И первой группы, прямой вход 3-го (з=1,2,..., п-1) триггера второй группы подклю1488826
    5
    чей к первому входу з~го элемента И второй группы, вторые входы всех элементов И второй группы соединены с выходом ключа, инверсный выход к-го
    (к = 1,2.....п-2) триггера второй
    группы подключен· к (к + 2)-му входу 1-го (1 = к + 1,...,п-1) элемента И второй группы, выход (к + 1)-го элемента И второй группы подключен к первому входу к-го элемента ИЛИ группы, выход' первого элемента И второй группы подключен к первым входам первого элемента И третьей группы, первого и второго сумматоров по модулю два, второй вход к-го элемента ИЛИ группы объединен с первыми входами к-го элемента И четвертой группы и (к + 1)-го сумматора по модулю два,, выход к-го элемента ИЛИ группы под^ключен к первому входу (к + 1)-го ' элемента .И четвертой группы, инверсный выход з~го сумматора по . модулю два подключен к з-му входу (га + 1)-го (ш = η - 1)
    элемента И третьей группы и к (3 + 1)-му входу т-го элемента И четвертой группы, выход ключа соединен с (к + 1)-м входом (к + 1)-го элемента И третьей группы, второй вход з~го сумматора по модулю два объединен с (з + 1)-м входом 3-го элемента И третьей группы, выход ΐго элемента И третьей группы, подключен к счетному входу ϊ-го триггера первой группы, выход з~го элемента И ^третьей группы подключен к з~му разрядному входу каждого мажоритарного элемента, выходы (п - 2)-го и (п - 1)~го' элементов И четвертой группы подключены к единичным входам
    6
    (п - 1)~го и η-го триггеров первой группы соответственно, инверсный выход η-го триггера первой группьг-И прямой выход η-го триггера второй группы через элемент И соединены с выходом окончания перебора устройства, выходы элементов И первой группы являются информационными выходами
    10 устройства, вход первого элемента задержки объединен с первым входом элемента ИЛИ и является входом запуска устройства, выход первого элемента задержки подключен к управляющему
    15 входу ключа, информационный вход клю.ча является тактовым входом устройства, выход ключа через второй элемент задержки соединен с вторыми входами элементов И первой группы и элемента20‘ ИЛИ, выход элемента ИЛИ подключен к синхронизирующим входам всех триггеров второй группы, отличающее с я тем, что, с целью упрощения устройства, прямой выход з~го
    25 триггера второй группы подключен к второму входу з-го сумматора по модулю два, прямой выход η-го триггера второй группы подключен к η-му входу η-го элемента И третьей группы, ин30 версный выход (з + 1)-го триггера второй группы подключен к (з + 2)-му входу з~го элемента И четвертой группы, выход ключа соединен с (к + 3)-м входом к-го элемента И четвертой группы, выход к-го мажоритарного элемента соединен с первым единичным входом к-го триггера первой группы, выход ς-го (ς = 1,2,...,η-З) элемента И четвертой группы подключен к второму единичному входу (ς + 1)-го триггера первой группы.
SU874321477A 1987-10-26 1987-10-26 Устройство для перебора сочетаний SU1488826A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU874321477A SU1488826A1 (ru) 1987-10-26 1987-10-26 Устройство для перебора сочетаний

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU874321477A SU1488826A1 (ru) 1987-10-26 1987-10-26 Устройство для перебора сочетаний

Publications (1)

Publication Number Publication Date
SU1488826A1 true SU1488826A1 (ru) 1989-06-23

Family

ID=21333674

Family Applications (1)

Application Number Title Priority Date Filing Date
SU874321477A SU1488826A1 (ru) 1987-10-26 1987-10-26 Устройство для перебора сочетаний

Country Status (1)

Country Link
SU (1) SU1488826A1 (ru)

Similar Documents

Publication Publication Date Title
KR950012058B1 (ko) 레지스터 제어 회로
JPS6162963A (ja) 小さなレジスタから大きなレジスタにデータワードを転送するための方法と装置
SU1488826A1 (ru) Устройство для перебора сочетаний
JPS5935533B2 (ja) 非同期型数値制御計数器
SU1488825A1 (ru) Изобретение относится к автоматике и вычислительной технике и может быть использовано
KR910009296B1 (ko) 순차접근 기억장치
SU1538255A1 (ru) Преобразователь пр мого последовательного кода в дополнительный
JP2984429B2 (ja) 半導体集積回路
SU1150737A2 (ru) Генератор последовательности импульсов
SU838701A1 (ru) Устройство дл формировани кратчай-шЕгО пуТи B цифРОВОй СЕТи СВ зи
SU913359A1 (ru) Устройство для сопряжения 1
SU368594A1 (ru) УСТРОЙСТВО дл ПРЕОБРАЗОВАНИЯ ЛОГИЧЕСКИХ
SU1416940A1 (ru) Линейный интерпол тор
SU1411738A1 (ru) Цифровой функциональный преобразователь
SU1257838A1 (ru) Синхронный счетчик
SU1287254A1 (ru) Программируемый генератор импульсов
SU1264206A1 (ru) Устройство коммутации дл систем многоканального контрол и управлени
SU1275761A2 (ru) Делитель частоты следовани импульсов
SU1720157A1 (ru) Счетчик импульсов в максимальных кодах Фибоначчи
SU1674255A2 (ru) Запоминающее устройство
SU1562966A1 (ru) Устройство дл выбора асинхронных сигналов по критерию М из N
RU1817097C (ru) Устройство сопр жени интерфейсов
SU1338020A1 (ru) Генератор М-последовательностей
SU1633529A1 (ru) Устройство дл мажоритарного выбора асинхронных сигналов
RU2251143C1 (ru) Способ сложения чисел в коде "1 из 4" и сумматор в этом коде