SU1411738A1

SU1411738A1 - Цифровой функциональный преобразователь

Info

Publication number: SU1411738A1
Application number: SU874218455A
Authority: SU
Inventors: Александр Юрьевич Ботян; Наталья Игорьевна Сергеева
Original assignee: Предприятие П/Я В-2962
Priority date: 1987-01-09
Filing date: 1987-01-09
Publication date: 1988-07-23

Abstract

Изобретение относитс к области вычислительной техники и может быть применено в специализированных вычислительных устройствах цифровой обработки сигналов. Целью изобрете8 о9Х1 а. BMdXi вХдЗсинХ ронизацщ ки вл етс расширение класса решаемых задач за счет возможности вычислени совокупности тригонометрических функций (arcsinx, arccosx, arctg X, arcctg x, arcsin XI /X2, arc- cos XI/X2, arctgXl/X2, arcctg X1/X2) и выполнени операции делени (lXl/X2, 1/Х2). Преобразователь содержит первый регистр 1, второй регистр 2, первый умножитель 3, первый мультиплексор 4, второй умножитель 5, второй мультиплексор 6, схему сравнени 7, регистр 8 последовательных приближений , первый -9 и второй 10 блоки пам ти значений синуса и косинуса, трег тий II и четвертый 12 мультиплексоры, блок 13 синхронизации. 1 ил., 1 табл. Q &amp; (Л I-1Л Вьоч Y 00 СХ)

Description

Изобретение относитс к вычислительной технике и может быть применено в специализированных вычислител х устройств цифровой обработки сигналов .

Цель изобретени - расширение класса решаемых задач за счет возможности вычислени совокупности тригонометрических функций (arcsinx, arc- cos X, arctg X, arcctg x, arcsin XI /X2, arccosXl/X2, arctgXl/X2, arc- ctg XI /X2) и выполнени операции деле- ни (XI /Х2, 1/Х2).

На чертеже представлена функциональна схема преобразовател .

Преобразователь содержит первый 1 и второй 2 регистры, первый умножитель 3, первый мультиплексор 4, второй умножитель 5, второй,мультиплексор 6, схему 7 сравнени , регистр 8 последовательных приближений, первый блок 9 пам ти значений синуса и косинуса, второй блок Ю пам ти значений синуса и косинуса, третий мультиплексор 11, четвертый мультиплексор 12, блок 13 синхронизации.

Преобразователеработает следующи образом.

Перед началом про.цесса преобра- зовани на первый и второй входы преобразовател поступают в виде двоичных кодов два числа XI и Х2, а на группу входов кода операции - код требуемой функции.

Алгоритм работы преобразовател основан на том, что с помощью регистра 8 последовательных приближений на выходе преобразовател устанавливаетс такое число Y, при котором выполн етс равенство

.Л) ,г, (Y), (1)

oct

-Ос и

где XI

Х2

0

-OCI

(1) 5

ос Г,(Y)

код первого числа, поступающего на вход преобразовател ;

код второго числа, поступающего на вход преобразовател ;

функци , реализованна первым узлом обратной св зи (УОС1), содержащим первый блок 9, пам ти и третий мультиплексор 11; функци , реализованна вторым узлом обратной св зи (УОСИ), содержащим второй блок 10 пам ти и. четвертый мультиплексор 12. . В соответствии с управл ющим кодом , поступающим на входы группы вхр- дов кода операции, на выходах УОС1 и УОСИ вырабатываютс коды одной из .перечисленных ниже функций выходного числа Y:

focW Y; sinY;

(Y) COSY .

Измен код, поступающий на входы группы входов кода операции, можно реализовать различные алгебраические 5 и тригонометрические функции входных величин XI и Х2, представленные в таблице управл ющих сигналов на входах элементов и узлов преобразовате-. л .

0

5

0

Дл примера рассмотрим реализацию 25 функции Y XI/Х2,

В этом случае равенство (I) можно переписать в виде

Y.X2 XI,

(2)

и работа преобразовател будет направлена на подбор такого числа Y, при котором это равенство выполн етс .

До начала цикла преобразовани на

Jвxoды первого и второго аргументов устройства подаютс коды чисел XI и Х2, а на входы группы входов кода опера-

код, соответствующий выбранной функции. При происход т следующие подключени : выход первого регистра 1 через первый мультиплексор 4 подключаетс к входу первого операнда схемы 7 сравнени , выход устройства через четвертый мультиплексо 12 подключаетс к входу второго со- множител второго умножител 5, а вы . ход этого умножител через второй мультиплексор 6 подключаетс к .входу второго операнда схемы 7 сравнени .

С приходом на вход запуска устройства запускающего импульса начинаетс

цикл преобразовани . Импульсами с выходов С1 - СЗ блока 13 синхронизации коды чисел XI и Х2 записываютс в первый I и второй 2 регистры соответственно, а на выходе регистра 8 последовательных приближений устанавливаетс код числа Y.

5

0

5

0

4 0

5

Таким образом, на входы схемы 7 сравнени поступают коды двух чисел XI и X2 Yp. Результат их сравнени первым импульсом с выхода С4 блока 13 синхронизации записьшаетс в старший разр д регистра 8 последовательных приближений, после чего на его выходах формируетс код Y, а на входах схемы 7 сравнени - коды чисел XI и X2-Y.

Описанный процесс происходит п раз (п - разр дность регистра 8 последовательных приближений) до тех пор пока не будет соблюдено равенство (2). После этого с выхода цифрового функционального преобразовател можно считьтать код числа Y.

Фор м у ла изобретени

Цифровой функциональный преобразователь , содержащий два регистра, первый умножитель, первый блок пам ти значении синуса и косинуса, схему сравнени и регистр последовательных приближений, причём входы первого и второго аргументов преобразовател соединены с информационными входами первого и второго регистров соответственно , выход первого регистра соединен с входом первого сомножител первого умножител , выход схемы сравнени соединен с информационным входом регистра последовательных приближений , отличающийс тем.

что, с целью расширени класса решаемых задач за счет возможности вычислени совокупности тригонометрических функций и выполнени операции делени , в него дополнительно введены второй умножитель, второй блок пам ти значений синуса и косинуса, четыре мультиплексора и блок синхронизации , причем выход второго регистра соединен с входом первого сомножител второго ут ножител , выходы первого и второго умножителей соединены с вторыми информационными входами первого и второго мультиплексоров соот- ветственно, первый информационный вход первого мультиплексора соединен с выходом первого регистра, первый информационный вход второго мультиплексора объединен с входом -второго сомножител второго умножител , входы вторых сомножителей первого и вто- 1рого умножителей соединены с выходами I третьего и четвертого мультиплексо- i.pOB соответственно, выходы первого и второго мультиплексоров соединены с iпервым и вторым входами соответствен- Но схемы сравнени , выход регистра Последовательных приближений соединен :С адресными входами первого и второго Iблоков- пам ти- значений синуса и ко- Iсинуса и с первыми информационными входами третьего и четвертого мульти

0

5

0

плексоров, вторые информационные входы третьего и четвертого мультиплексоров соединены с выходами соответственно первого и второго блоков пам ти значений синуса и косинуса, выход регистра последовательных приближений соединен с выходом результата преобразовател , вход запуска которого соединен с одноименным входом блока синхронизации, первый и второй выходы которого соединены с входами начальной записи первого и второго регистров соответственно, третий и четвертый выходы блока синхронизации соединены с входами начальной записи и синхронизации соответственно регистра последовательных приближений, первый и второй входы группы входов кода операции преобразовател соединены с управл юшими входами первого и второго мультиплексоров соответственно, третий и четвертый входы группы входов кода операции преобразовател соединены с управл ющими входами третьего и четвертого мультиплексоров соответственно , п тый и шестой входы группы вводов кода операции преобразовател соединены с управл ющими входами выбора функции соответственно первого и второго блоков пам ти значений синуса и косинуса.

Claims

Фор му ла изобретения

Цифровой функциональный преобразователь, содержащий два регистра, первый умножитель, первый блок памяти значении синуса и косинуса, схему сравнения и регистр последовательных приближений, причём входы первого и второго аргументов преобразователя соединены с информационными входами первого и второго регистров соответственно, выход первого регистра соединен с входом первого сомножителя первого умножителя, выход схемы сравнения соединен с информационным входом регистра последовательных приближений, отличающийся тем,

5 1411 что, с целью расширения класса решаемых задач за счет возможности вычисления совокупности тригонометрических функций и выполнения операции деления, в него дополнительно введены второй умножитель, второй блок памяти значений синуса и косинуса, четыре мультиплексора и блок синхронизации, причем выход второго регистра соединен с входом первого сомножителя второго умножителя, выходы первого и второго умножителей соединены с вторыми информационными входами первого и второго мультиплексоров cootветственно, первый информационный вход первого мультиплексора соединен 'с выходом первого регистра, первый информационный вход второго мультиплексора объединен с входом второго ₂сомножителя второго умножителя, входы вторых сомножителей первого и второго умножителей соединены с выходами третьего и четвертого мультиплексоров соответственно, выходы первого и ₂второго мультиплексоров соединены с первым и вторым входами соответственно схемы сравнения, выход регистра последовательных приближений Соединен с адресными входами первого и второго блоков памяти значений синуса и косинуса и с первыми информационными входами третьего и четвертого мульти

738 ⁶ плексоров, вторые информационные входы третьего и четвертого мультиплексоров соединены с выходами соответственно первого и второго блоков памяти значений синуса и косинуса, выход регистра последовательных приближений соединен с выходом результата преобразователя, вход запуска j которого соединен с одноименным входом блока синхронизации, первый и второй выходы которого соединены с входами начальной записи первого и второго регистров соответственно, 'третий и четвертый выходы блока синхронизации Соединены с входами начальной записи и синхронизации соответственно регистра последовательных приближений, первый и второй входы 0 группы входов кода операции преобразователя соединены с управляющими входами первого и второго мультиплексоров соответственно, третий и четвертый входы группы входов кода опе5 рации преобразователя соединены с управляющими входами третьего и четвертого мультиплексоров соответственно, пятый и шестой входы группы входов кода операции преобразователя соединены с управляющими входами выбора функции соответственно первого и второго блоков памяти значений синуса и косинуса.