SU1578810A1 - Преобразователь непозиционного кода в двоичный код - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, работающей в системе остаточных классов. Цель изобретени  - повышение быстродействи  преобразовател . Преобразователь содержит группу входных регистров 1, группу схем 2 сравнени  с нулем, группу элементов И 3, группу триггеров 4, коммутатор 5, промежуточный регистр 6, накапливающий сумматор 7 по модулю, первый и второй элементы ИЛИ 8 и 9, формирователь 10 сигнала записи, группу информационных входов 11 преобразовател , вход 12 пуска преобразовател , тактовый вход 13 преобразовател , выход 14 преобразовател , группу входов 15 коэффициентов преобразовател , элемент 16 задержки. Группа входных регистров 1 и промежуточный регистр 6  вл ютс  сдвиговыми. Во входные регистры 1 занос тс  остатки преобразуемого числа, после запуска преобразовател  содержимое первого входного регистра 1 сдвигаетс  в сторону "младших" разр дов. В промежуточный регистр 6 записываетс  значение ортогонального базиса, которое в каждом такте сдвигаетс  на один разр д в сторону "старших" разр дов. Значение содержимого промежуточного регистра 6 поступает в сумматор 7, если значение "младшего" разр да входного регистра 1 равно единице. При нулевом значении "младшего" разр да входного регистра содержимое сумматора 7 по модулю не увеличиваетс . Процесс преобразовани  заканчиваетс  после того, как содержимое всех входных регистров 1 обнулитс . 1 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано при построении устройств сопр жени  с вычислительными устройствами, функционирующими в системе остаточных классов (СОК), а также в аппаратуре передачи данных, использующей коды СОК,

Цель изобретени  - повышение быст- родействи .

На чертеже представлена схема предлагаемого преобразовател  непозиционного кода в двоичный код.

Преобразователь содержит группу входных регистров 1, группу схем 2 сравнени  с нулем, группу элементов ИЗ, группу триггеров 4, коммутатор 5 э промежуточный регистр 6, накапливающий сумматор 7 по модулю, первый и второй элементы ИЛИ 8 и 9, формирователь 10 сигнала записи, группу информационных входов 11 преобразовател , вход 12 пуска преобразовател , тактовый вход 13 преобразовател , выход 14 преобразовател , группу входов 15 ко™ эбфициентов преобразовател  и элемент 16 з адержки.

Преобразователь работает следующим образомо

В качестве алгоритма функционировани  используетс  метод преобразовани  с помощью ортогональных базисов, согласно которому число Л, представленно остатками ь(( , 2,„.., tfn, в позиционной системе представл етс  как

А О/, В , + и,,, Вг+... +оЈпВп, (1)

где В - ортогональные базисы СОК;

п - количество оснований Р. СОК, 1 по которым представлено ис- ходное число.

Запишем выражение (1) в виде n w;

А Ј, Ха | 2

i-i

В

4 (2)

где Ј- количество двоичных

разр дов дл  представлени  исходного числа в СОК по основанию; J С ближайшее большее 50

целое;

а- 0,1 - значение двоичного разр да входных регистров .

Из выражени  (2) видно, что преоб- 55 разователь реализует операцию последовательного суммировани  произведений ортогональных базисов на веса соотQ

. ,

35

45

50

55 ветствующих двоичных разр дов, представл ющих вычеты исходного числа в СОК.

Входные регистры 1 группы и промежуточный регистр 6  вл ютс  сдвиговыми , причем содержимое входных регистров 1 группы в каждом такте сдвигаетс  в сторону младших, а промежуточного регистра 6 -- в сторону старших разр дов на один разр д.

В исходном состо нии сумматор 7 по модулю и промежуточный регистр 6 о§- нулены, триггеры 4 установлены в нулевое состо ние. Остатки о/, , Ы2,...., ci по входам 11 занос тс  во входные регистры 1. Сдвиг информации и ее выдача со стороны младших разр дов входных регистров 1 группы разрешаетс  только по поступлению импульсов на их управл ющие входы. Схемы 2 сравнени  группы производ т сравнение содержимого соответствующих входных регистров 1 группы с нулем и выдают сигнал при их обнулении. Вследствие того,что все триггеры 4 установлены в нулевые состо ни , нулевые потенциалы на их выходах, прикладываемые к управл ющим входам схем 2 сравнени , запрещают по вление rfa выходах сигналов сравнени  с нулем, тем самым предотвращаютс  ложные запуски триггеров 4 в случае равенства хот  бы одного из остатков Ы нулю.

Посде подготовки преобразовател  к работе на вход 12 поступает импульс запуска, который переводит триггер 4 в единичное состо ние, разреша  тем самым сравнение содержимого регистра 1 с нулем. Если значение остатка по основанию Р равно нулю, то сразу же по приходу разрешающего сигнала с триггера 4 на выходе 2 по вл етс  сигнал , который сбрасывает триггер 4 в нулевое и переводит следующий триггер 4 в единичное состо ние. Если значение первого остатка не равно нулю,то открываетс  элемент И 3 сигналом с триггера 4, и тактовые импульсы с входа 13 поступают на управл ющий в-ход входного регистра 1 группы. Каждый тактовый импульс сдвигает содержимое входного регистра 1 на один разр д . Одновременно управл ющий сигнал с триггера 4 поступает на первый вход коммутатора 5, который подключает к информационным входам промежуточного регистра 6 группу входов 15 коэффициентов . На эти входы подаетс  значение

соответствующего ортогонального базиса . Этот же сигнал поступает на один из входов формировател  ТО сигнала записи, импульс с выхода которого разрешает запись ортогонального базиса в промежуточный регистр 6. Тактовые импульсы через второй элемент ИЛИ 9 и элемент 16 задержки поступает также на управл ющий вход промежуточного регистра б, сдвига  его содержимое на один разр д, а так как операци  равносильна умножению на два, то

ни  с нулем, группу элементов И, группу триггеров, первый элемент ИЛИ, коммутатор и накапливающий сумматор по модулю, причем выход накапливающее го сумматора по модулю  вл етс  выходом преобразовател , группа входов коэффициентов которого соединена с соответствующими информационными входами коммутатора, тактовый вход преобразовател  соединен с первыми входами элементов И г-руппы, вторые входы которых соединены с выходами соответствующих триггеров группы и с соотсодержимое промежуточного регистра 6 в каждом такте умножаетс  на два.(Раз-, ветствующими управл ющими входами ком- р дность промежуточного регистра долж- мутатора, группа информационных вхо- на быть достаточна дл  записи максидов преобразовател  соединена с. информационными входами входных регистров группы, выходы разр дов которых соемального из произведешш vi В :) . Элемент 16 задержки осуществл ет задержку сигнала сдвига, выдаваемого на промежуточный регистр 6 на врем  записи содержимого промежуточного регистра 6 в сумматор 7 до его сдвига. Импульсы с выхода младшего разр да входного регистра 1 через ИЛИ 8 поступают на управл ющий вход сумматора 7 по модулю, при этом к содержимому сумматора 7 добавл етс  величина 2 2 Bj из промежуточного регистра 6,

дов преобразовател  соединена с. инфо мационными входами входных регистров группы, выходы разр дов которых сое20 динены с информационными входами соответствующих схем сравнени  с нулем группы, выход j-й схемы сравнени  с нулем группы (j 1,2,...,n, где п - число модулей входного кода) соединен

25 входом установки в О j-ro и входом установки в 1 (j+1)-ro триггеров группы, вход установки в 1 первого триггера группы  вл етс  входом пуск преобразовател , выход первого элеме

35

40

если значение младшего разр да вход- зо та И™ соединен с входом разрешени  ного регистра равно единице. При нулевом значении младшего разр да входного регистра 1 содержимое сумматора 7 по модулю не увеличиваетс , Когда содержимое входного регистра 1 становитс  равным нулю на выходе схемы 2 сравнени  по вл етс  импульс, который устанавливает триггер 4 в нулевое состо ние, запретив поступление тактовых импульсов через элемент И 3. Одновременно этот же импульс переводит следующий триггер 4 в единичное состо ние . При этом коммутатор 5 подключает к информационным входам промежуточного регистра 6 вход 15 со значением очередного ортогонального базиса, который записываетс  в промежуточный регистр 6 по сигналу с формировател  10 сигнала записи. Работа преобразовател  продолжаетс  до тех пор, пока не достигаетс  нулевое состо ние всех триггеров 4. На этом процесс преобразовани  прекращаетс  и его результат поступает на выход 14 преобразовател .

45

50

сложени  накапливающего сумматора по модулю,выходы триггеров группы соеди нены с входами разрешени  соответствующих схем сравнени  с нулем группы отличающийс  тем, что, с целью повышени  быстродействи , он содержит промежуточный регистр, второй элемент ИЛИ, элемент задержки и формирователь сигнала записи, причем выходы элементов И группы подключены к входам разрешени  сдвига соответст вующих входных регистров группы и к соответствующим входам второго элемента ИЛИ, выходы младших разр дов входных регистров группы подключены соответствующим входам первого элемента ИЛИ, информационный вход промежуточного регистра соединен с выходом коммутатора, выходы разр дов промежуточного регистра соединены.с входами разр дов входа слагаемого накапливающего сумматора по модулю, выход второго элемента ИЛИ через элемент задержки соединен с входом разрешени  сдвига промежуточного регистра, вход разрешени  записи которого соединен с выходом формировател  сигнала записи , входы которого соединены с выхода ми соответствующих триггеров группы.

Claims (1)

1. Формула изобретени 

   Преобразователь непозиционного кода в двоичный код, содержащий группу входных регистров, группу схем сравне

   ни  с нулем, группу элементов И, группу триггеров, первый элемент ИЛИ, коммутатор и накапливающий сумматор по модулю, причем выход накапливающее го сумматора по модулю  вл етс  выходом преобразовател , группа входов коэффициентов которого соединена с соответствующими информационными входами коммутатора, тактовый вход преобразовател  соединен с первыми входами элементов И г-руппы, вторые входы которых соединены с выходами соответствующих триггеров группы и с соответствующими управл ющими входами ком- мутатора, группа информационных вхо-

   ветствующими управл ющими входами ком- мутатора, группа информационных вхо-

   дов преобразовател  соединена с. информационными входами входных регистров группы, выходы разр дов которых соединены с информационными входами соответствующих схем сравнени  с нулем группы, выход j-й схемы сравнени  с нулем группы (j 1,2,...,n, где п - число модулей входного кода) соединен с

   входом установки в О j-ro и входом установки в 1 (j+1)-ro триггеров группы, вход установки в 1 первого триггера группы  вл етс  входом пуска преобразовател , выход первого элемен5

   0

   о та И™ соединен с входом разрешени 

   5

   0

   5

   сложени  накапливающего сумматора по модулю,выходы триггеров группы соединены с входами разрешени  соответствующих схем сравнени  с нулем группы, отличающийс  тем, что, с целью повышени  быстродействи , он содержит промежуточный регистр, второй элемент ИЛИ, элемент задержки и формирователь сигнала записи, причем выходы элементов И группы подключены к входам разрешени  сдвига соответствующих входных регистров группы и к соответствующим входам второго элемента ИЛИ, выходы младших разр дов входных регистров группы подключены к соответствующим входам первого элемента ИЛИ, информационный вход промежуточного регистра соединен с выходом коммутатора, выходы разр дов промежуточного регистра соединены.с входами разр дов входа слагаемого накапливающего сумматора по модулю, выход второго элемента ИЛИ через элемент задержки соединен с входом разрешени  сдвига промежуточного регистра, вход разрешени  записи которого соединен с выходом формировател  сигнала записи , входы которого соединены с выходами соответствующих триггеров группы.