SU734669A1 - Преобразователь правильной двоичной дроби в двоично-дес тичную дробь и целых двоично-дес тичных чисел в двоичные - Google Patents

Description

I

Изобретение отсноситс  к автоматике и вычислительной технике и может быть использовано при построении преобразующих устройств.

Известен преобразователь двоичного кода в двоично-дес тичный, содержащий блок управлени , переключатель эквивалентов, запоминающее устройство, два формировател  двоичных эквивалентов, два регистра сдвига, блок элементов И, щифратор и двоичный вычитатель 1.

Недостатком известного устройства  вл етс  низкое быстродействие.

Наиболее близким к изобретению по технической сущности и схемному рещению  вл етс  преобразователь, содержащий двоично-дес тичнй сдвигающий регистр, разделенный на п тетрад, где п - число двоично-дес тичных разр дов преобразуемого числа, двоичный регистр, элемент И, блок управлени  коррекцией, блок коррекции, блок управлени , одноразр дный суматор, выход которого соединен с входом младщей тетрады сдвигающего регистра, выход которой соединен с первым входом одноразр дного сумматора, выход блока коррекции соединен с первым входом элемента И, второй вход которого соединен с выходом блока управлени  коррекцией, а выход элемента И соединен со вторым входом одноразр дного сумматора 2.

Кроме того, известное устройство содер5 жит дополнительный регистр, коммутатор кода операции, два-элемента задержки и группу элементов И.

Недостаток этого устройства - относительно низка  скорость преобразовани , св занна  с тем, что число проводимых коррек10 ций пропорционально числу тетрад преобразуемого числа.

Цель изобретени  - увеличение скорости преобразовани .

Цель достигаетс  тем, что коррекцию чисел осуществл ют одноразр дные сумматоры, включенные в каждую преобразующую тетраду сдвигающего регистра. Предлагаемый преобразователь отличаетс  тем, что дополнительно содержит (п-1) одноразр дных сум20 маторов, (п-1) блоков управлени  коррекцией , (п-1) элементов И, входной и выходной коммутаторы, первые группы входов которых соединены с группой выходов блока управлени , первый и второй выходы блока

управлени  соответственно соединены со вторыми группами входов входного и выходного коммутаторов, выходы входного коммутатора соединены со входами двоичного регистра , выходы которого соединены с третьей группой входов выходного коммутатора , выход i-oro (1 -чн) одноразр дного сумматора соединен со входом i-ой тетрады сдвигающего регистра, выход которой соединен с первым входом i-oro одноразр дного сумматора, второй вход i-oro одноразр дного сумматора соединен с выходом i-oro элемента И, первый вход которого соединён с выходом (i-1)-ого блока управлени  коррекцией, вторые входы всех элементов И соединены с выходом блока коррекции , второй выход (i-1)-ой тетрады сдвигающего регистра соединен с первым входом i-oro блока управлени  коррекцией, вторые входы всех блоков управлени  коррекцией соединены с третьим выходом блока управлени , четвертый выход которого соединен с входом блока коррекции, первый выход первого блока управлени  коррекцией соединен с выходом выходного коммутатора, выход п-ой тетрады сдвигающего регистра соединен с третьей группой входов входного коммутатора.

На чертеже представлена функциональна  схема предлагаемого устройства.

Устройство включает управл ющую щину 1, блок 2 управлени , двоично-дес тичный сдвигающий регистр 3, разделенный на тетрады 4, щйны 5 дес тичной информации, входной коммутатор 6, элементы 7 И, блок 8 коррекции двоичный регистр 9, шины 10 двоичной информации, блоки II управлени  коррекцией, элемент 2 И, элемент 13 пам ти , выходной коммутатор 14, элементы 15 и 16 И, элемент 17 ИЛИ, одноразр дные сумматоры 18.

Управл юща  шина 1 предназначена дл  пуска всего устройства в целом. Блок управлени  2 вырабатывает признаки, и сигналы, необходимые дл  функционировани  преобразовател . Двоично-дес тичный сдвигающий регистр 3 хранит и сдвигает содержащуюс  в нем информацию. Тетрады 4 сдвигающего регистра хран т исходную или промежуточную информацию. На чертеже они расположены в пор дке убывани  дес тичных разр дов сверху вниз. Шины 5 дес тичной информации служат дл  записи информации , подлежащей преобразованию. Входной коммутатор 6 предназначен дл  записизначени , по вл ющегос  на выходе младшего разр да младшей тетрады в каждом цикле преобразовани . Блок 8 коррекции , представл ющий собой двухвходовый элемент ИЛИ, вырабатывает код коррекции в каждом цикле преобразовани . Двоичный регистр 9 хранит исходную двоичную дробь при пр мом преобразовании, либо искомое двоичное число при обратном преобразовании. Шины 10 двоичной информации служат дл  записи преобразуемой

двоичной дроби в двоичный регистр 9. Блоки 1I управлени  коррекцией зырабатывают признаки коррекции, если при сдвиге вправо из предшествующих (более старщих) тетрад поступает перенос. Элементы 12 И служат дл  записи переносов в элементы 13 пам ти . Выходной коммутатор 14 передает п-разр дный код двоичного регистра 9 по одному разр ду в каждом цикле преобразовани . Элементы 16 И передают корректирующий код в зависимости от состо ни  блоков 11 управлени  коррекцией. Одноразр дные двоичные сумматоры 18 суммируют содержимое тетрад 4 сдвигающих регистров с корректирующим кодом.

Преобразование как правильной двоичной дроби так и целого двоичного-дес тичного числа осуществл етс  методом сдвига исходного числа (а затем- промежуточных результатов) на один разр д вправо с последующей одновременной коррекцией содержимого всех тетрад сдвигающего регистра , если из младшего разр да двоичного регистра или младшего разр да старшей тетрады поступает в блок управлени  коррекцией единица,  вл юща с  признаком коррекции. Кодом коррекции  вл етс  двоичное число 0101.

Claims (1)

1. При преобразовании правильной двоичной дроби, в двоично-дес тичную дробь по сигналу, поступающему с управл ющей шины I, запускаетс  блок 2 управлени , вырабатывающий потенциал двоичного преобразовани  и такты,, необходимые дл  сдвига и коррекции содержимого тетрад 4 двоичнодес тичного регистра 3. Одновременно по шинам 10 двоичной информации записываетс  в двоичный регистр 9 исходна  двоична  дробь. При этом i тетрад 4 и i одноразр дных двоичных сумматоров 18 образуют i последовательных сумматоров дл  сложени  четырехраз;р дных чисел. В первых четырех тактах каждого цикла производитс  сдвиг содержимого всех тетрад 4 сдвигающего регистра на один разр д вправо и считываетс  младший разр д двоичного регистра 9. При этом этот разр д и переносы из предшествующих тетрад 4 запоминаютс  блоками 11 управлени  коррекцией. В следующих четырех тактах производитс  одновременное суммирование содержимого всех тетрад 4 сдвигающего регистра с кодом 0101 (если признак коррекции 1) и установка в нулевое состо ние всех старших разр дов тетрад 4 в п том такте. По окончании первого цикла все тетрады 4 сдвигающего регистра хран т промежуточный результат. Двоичный регистр 9 лишь хранит исходную двоичную дробь, а съем его разр дов (по одному в каждом цикле) последовательно осуществл ет выходной коммутатор 14, представленный трехвходовыми элементами 15 И и входовым элементом 17 ИЛИ. Вторые входы выходного коммутатора 14 опрашивают последовательно сигналы номера цикла, а на третьи его входы поступает признак ДВО ичного преобразовани . Описанный процесс сдвига и коррекции производитс  п циклов по 8 тактов каждый. После окончани  п циклов преобразовани  искома  двоична -де с тична  дробь снимаетс  с тетрад 4 сдвигающего регистра 3. При преобразовании целого двоично-дес тичного числа метод сдвига и коррекции заключаетс  в том, что исходное двоичнодес тичное число сдвигаетс  в сторону младшах разр дов с запоминанием разр дов пе реноса из младших разр дов каждой предшествующей тетрады в последующую (младшую ) тетраду и записью единицы переноса младшей тетрады в двоичный регистр 9. При этом те тетрады, в которых есть перенос , корректируютс  кодом 0101. Работа в этом режиме производитс  следующим образом. Сигнал, поступающий по управл ющей щине 1, запускает блок 2 управлени , вырабатывающий потенциал дес тичного преобразовани , и необходимое число циклов и тактов в каждом цикле. Одновременно по шиаам 5 дес тична  информаци  записываетс  в тетрады 4 сдвигающего регистра (двоично-дес тичное число). Сдвиг и коррекци  содержимого двоично-дес тичного сдвигающего регистра 3 осуществл етс  одновременно . дл  всех тетрад. При этом коррекции подлежат те тетрады, в схемах управлени  которых есть единица переноса из предыдущей тетрады. Информационный двоичный разр д, по вл ющийс  на выходе младщей тетрады 4, записываетс  в младший разр д двоичного регистра 9. Описанный процесс сдвига вправо и коррекции на 0101 производит К циклов, с той лишь разницей, что значение выдвигаемого из младшей тетрады 4 разр да записываетс  в соответствующий разр д двоичного регистра 9 входным коммутатором 6, состо щим из п элементов 7 И. BTOpbie и третьим входы опрашиваютс  сигналами номера цикла и потенциалом дес тичного преобразовани . Дл  вы влени  технико-экономических показателей сравним предлагаемое устройство с известным по быстродействию. В обоих устройствах каждый сигнал преобразовани  обусловлен временем сдвига и коррекции , с той разницей, что врем  сдвига и коррекции в известном преобразователе пр мо пропорционально числу тетрад двоично-дес тичного регистра Тп 4-n-k-t + 4-n-k-t 8-n-k-t,. где врем  преобразовани  в прототипе; i - число тетрад двоично-дес тичного регистра; п - число циклов преобразовани ; t - длительность тактирующего импульса; 4 - число разр дов тетрады. Оценим врем  преобразовани  в предлагаемом устройстве T 4-k-t + 4-k-t 8-k-t. Выигрыщ в быстродействии составит в -Ц- п раз Если число разр дов двоично-дес тичного регистра равно 10, то скорость преобразовани  возрастает на пор док. Такое повыщение быстродействи  особенно важно, в случа х совмещени  операций, когда производитс  решение одной задачи и готов тс  данные дл  ввода другой задачи, что позвол ет в целом повысить производительность специализированной вычислительной мащины . Формула изобретени  Преобразователь правильной двоичной дроби в двоично-дес тичную дробь и целых двоично-дес тичных чисел в двоичные, содержащий двоично-дес тичный сдвигающий регистр, размеленный на п тетрад, где п-число двоично-дес тичных разр дов преобразуемого числа, двоичный регистр, элемент И, блок управлени  коррекцией, блок коррекции , блок управлени , одноразр дный сумматор , выход которого соединен с входом младшей тетрады сдвигающего регистра, выход которой соединен с первым входом одноразр дного сумматора, выход блока коррекции соединен с первым входом элемента И, второй вход которого соеди-нен с выходом блока управлени  коррекцией, а выход элемента И соединен со вторым входом одноразр дного сумматора, отличающийс  тем, что, с целью увеличени  скорости преобразовани , он дополнительно содержит (п-1) одноразр дных сумматоров, (п-1)-блоков управлени  коррекцией, (li-Г) элементов И, входной и выходной коммутаторы, первые группы входов которых соединены с группой выходов блока управлени , первый и второй выходы блока управлени  соответственно соединены со вторыми группами входов входного и выходного коммутаторов, выходы входного коммутатора соединены со входами двоичного регистра, выходы которого соединень с третьей группой в.ходов- выходного коммутатора, выход i-oro (1 2зп) одноразр дного сумматора соединен со входом i-ой тетрады сдвигающего регистра, выход которой соединен с первым входом i-oro одноразр дного сумматора, второй вход i-oro одноразр дного сумматора соединен с выходом i-oro элемента И, первый вход которого соединен с выходом (i-1)-ого блока управлени  коррекцией, вторые входы всех элементов И соединены с выходом блока коррекции, второй выход (1-1)-ой тетрады сдвигающего регистра соединен с первым входом 1-ого блока управлени  коррекцией, вторые входы всех блоков управлени  коррекцией соединены с третьим выходом блока управлени , четвертый выход которого соединен с входом блока коррекции, первый выход первого блока управлени  коррекцией соединен с выходом выходного коммутатора , выход п-ой тетрады сдвигающего ре