SU941990A1 - Преобразователь двоичных чисел в двоично-дес тичные числа - Google Patents

Description

1

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при построении двоично .-дес тичных преобразователей в цифровых вычислительных машинах.

Известен преобразователь двоичных чисел в двоично-дес тичные, содержащий регистр двоичного числа, шифратор, распределитель импульсов, элементы И и двоично-дес тичный сумматор 1.

Недостаток этого устройства большой объем аппаратуры и невозможность преобразований чисел в форме с плавающей зап той.

Наиболее близким к предлагаемому по технической сущности и схемному построению  вл етс  преобразователь двоичных чисел в двоично-дес тичные, содержащий первую группу элементов ИЛИ, первую группу элементов И, первый и второй счетчики, первый, второй и третий элементы И, триггер, схему сравнени , первый и второй эле-1

менты ИЛИ, распределитель импульсов, генератор, элемент задержки, первый и второй дешифраторы, регистр множител , регистр двоичного пор дка, регистр дес тичного пор дка, регистр множимого, блок пам ти, первую, вторую и третью группу элементов И умножени , сумматор.

Преобразование двоичного числа, представленного в форме плавающей зап той , известное устройство реализует в два этапа. На первом этапе мантисса двоичного числа умножаетс  на двоичный коэффициент, который вычисл етс  заранее и хранитс  в блоке пам ти.

На втором этапе производитс  последовательное умножение полученного произведени  в первом цикле остатков 8 последующих циклах на 0,1010 с по20 следующим выделением старших четырех разр дов вновь полученных произведений , которые  вл ютс  тетрадами двоично-дес тичной мантиссы 2. 39 Недостаток этого устройства состо ит в значительных затратах оборудовани , необходимого дл  хранени  дво ичных коэффициентов. Дл  их хранени  необходимо, по крайней мере, число  чеек блока пам ти 2Пр, где пир соответственно двоичный и дес тичный пор дки. Цель изобретени  - сокращение обо рудовани , Постаапеина  цель достигаетс  тем что преобразователь двоичных чисел в двоично-дес тичные числа, содержит первую группу элементов ИЛИ, первую группу элементов И, первый и второй сметчики, первый, второй и третий элементы И, триггер, схему сравнени  первый и второй элементы ИЛИ, распре делитель импульсов, генератор, элемент задержки, первый и второй дешифраторы , регистр множител , регистр знака двоичного пор дка, регистр двоичного пор дка, регистр множимого блок пам ти, первую, вторую и третью группы элементов И умножени , регистр дес тичного пор дка, сумматор, причем первый и второй входы коммутации числа умножений преобразовател  соеди нены с первым и вторым входами элементов ИЛИ первой группы, выходы которых соединены с первыми входами элементов И первой группы, выходы которых соединены с информационным входом первого счетчика, выход которого С(ерез первый элемент И соединен с информационным входом второго счетчика и нулевым входом триггера, выход второго счетчика соединен с первым входом схемы сравнени , второй вход которой соединён с нулевым выходом триггера, а выход Больше или равно и выход Меньше схемы сравнени  соединены соответственно с первым входом первого элемента ИЛИ и управл ющим входом второго счетчика, второй вход первого элемента ИЛИ соединен с первым входом пуска преобразовател , а выход первого элемента ИЛИ соединен с входом запуска распределител  импульсов , первый выход которого соединен с вторыми входами элементов И первой группы и первым входом второго элемента ИЛИ, второй вход которого соединен с вторым выходом распределител  импульсов, выход второго элемента ИЛИ соединен с единичным входом триггера, второй вход пуска преобразовател  соединен с входом генератора, выход которого соединен С первым тактовым входом распределител  импульсов, входом элемента задержки и управл ющим входом первого дешифратора, информационный вход которого соединен с единичным выходом триггера и первым входом второго элемента И, второй вход которого соединен с выходом элемента задержки и вторым тактовым входом распределител  импульсов, выход второго элемента И соединен с управл ющим входом первого счетчика и входом сдвига регистра множител  и управл ющим входом сумматора , входы мантиссы и задани  константы преобразовател  соединены с первым и вторым информационным входами регистра множител  соответственно, управл ющий вход которого соединен с третьим выходом распределител  импульсов , управл ющим входом регистра двоичного пор дка и первым входом третьего элемента И, выход регистра множител  соединен с информационным входом первого дешифратора, вход двоичного пор дка преобразовател  соединен с информационным входом регистра двоичного пор дка, выход которого соединен с информационным входом второго дешифратора, управл ющий вход которого соединен с вторым выходом роспределител  импульсов, выход регистра дес тичного пор дка  вл етс  выходом пор дка преобразовател , вход знака пор дка преобразовател  соединен с входом регистра знака двоичного пор дка, выход регистра множимого соединен с первыми входами элементов И умножени  первой, второй и третьей групп, вторые входы которых соединены с выходами первого дешифратора, выходы элементов И умножени  первой, второй и третьей групп соединены с соответствующими информационными входами сумматора, информационный выход которого  вл етс  информационым выхпдом преобразовател , а выход переполнени  сумматора соединен с.вторым входом третьего элемента И, третий вход которого соединен с выходом Больше или равно схемы сравнени , а выход третьего элемента И соединен с первым входом регистра множимого, содержит вторую, третью и четвертую группы элементов ИЛИ, вторую, третью и четвертую группы элементов И, промежуточный регистр, регистр сдвига и сдвигатель, управл ющий вход которого соединен с выходом регистра сдвигов, вход которого соединен с выходами элементов и второй группы, первые входы элемен тов И второй группы соединены с выходами элементов ИЛИ второй группы, входы которых соединены с выходами второго дешифратора и входами злемен тов ИЛИ третьей группы, выходы элементов ИЛИ второй группы соединены с входом промежуточного регистра, перва  группа выходов которого соединена с входами элементов ИЛИ четвертой группы, втора  группа выходов промежуточного регистра соединена с первы ми входами элементов И третьей группы , вторые входы которых соединены с четвертым выходом распределител  импульсов и первыми входами элементов И четвертой группы, вторые входы которых соединены с выходами элементов ИЛИ четвертой группы, а выходы элементов И четвертой группы соединены с входом регистра дес тичного пор дка , выход регистра знака двоичного пор дка соединен с третьими входами элементов И третьей группы и вторыми входами элементов И второй группы, второй вход регистра множимого соединен с выходом сдвигател , тактовый вход которого соединен с первым выходом распределител  импульсов, информационный вход сдвигател  соединен с выходом триггера, вход которого соединен с выходом элементов И третьей группы. На фиг.1 представлена блок-схема предлагаемого преобразовател ; на фиг.2 таблица св зей кодов двоичного пор дка с состо ни ми промежуточного регистра; на фиг.3 таблица св зей состо ний выходов второго дешифратора с числом необходимых сдвигов; на фиг,4 - коды двоичных коэффи циентов; на фиг,5 виды передач кодов , необходимые дл  реализации умножени  на два разр да; на фиг.6 пример преобразовани  кодов предлагаемым устройством. Устройство содержит (фиг.1) входа t-2 коммутации числа умножений, груп пу элементов ИЛИ 3 группу элементов И 4, первый счетчик 5 элемент И 6, второй счетчик 7, триггер 8, схему 9 сравнени , первый элемент ИЛИ tO, первый вход 11 пуска преобразовател , распределитель 12 импульсов, второй элемент ИЛИ 13, второй вход 14 пуска преобразовател , генератор 15 элемент 16 задержки, первый дешифратор 17, второй элемент И 18, вход 19 двоичной мантиссы преобразовател . регистр 20 множител , вход 21 задани  константы, вход 22 двоичного пор дка , регистр 23 двоичного пор дка, второй дешифратор 2, вторую и третью группы элементов ИЛИ 25-26, промежуточный регистр 27, вторую группу элементов И 28, четвертую группу элементов ИЛИ 29, третью группу элементов И 30, регистр 31 дес тичного пор дка , выход 32 дес тичного пор дка преобразовател , вход 33 знака пор дка преобразовател , регистр 3 знака двои1 1ого пор дка, четвертую группу элементов И 35, регистр 36 сдвигов , сдвигатель 37, блок 38 пам ти, регистр 39 множимого, группы элементов И 0, сумматор 1, информационный выход k2 преобразовател , третий элемент И 3.. Преобразование в предлагаемом устройстве осуществл етс  в соответствии со следующим выражением 10 , где а™ мантисса двоичного числа; ft -fb двоичный коэффициент, меньше единицы; п - двоичный пор док; р - дес тичный пор док; а. - мантисса дес тичного числа . Из (1) следует, что процесс преобразовани  двоичных чисел с плавающей зап той состоит из двух этапов. На первом этапе производитс  умножение двоичной мантиссы an на двоичный коэффициент kn. На втором этапе произво/у тс  последовательное умножение полученного произведени  k в гюрвом цикле остатков в последующих циклах на 0,1010 с выделением старших четырех разр дов (тетрад) и остатков а соответствии с соотношением ,1010(т:Д. +(а-Д,4 )i (2) где п; - произведение; ). - остаток от 1-го умноже ни  на 0,1010; .lu- произведение преобразуемой двоичной мантиссы на двоичный коэффициент. На первом этапе по величине и знаку двоичного пор дка п производитс  чтение двоичного коэффициента k,j из блока пам ти и преобразование соответствующего ему дес тичного пор дка, представленного в двоичной форме.

Предлагаемый преобразователь работает следующим образом.

По входу 1 поступает сигнал Пуск, включающий генератор 15, который вырабатывает серию импульсов основной тактирующей частоты СОО, эта сери  поступает на первый управл ющий вход распределител  12 импульсов , на второй упраап кхций вход которого поступает сери  С05, получаема  из основной серии СОО посредством задержки на полтакта элементом 16 задержки . Одновременно на вход 1 1 пост пает сигнал начала преобразовани , который через первый элемент ИЛИ 10 поступает на вход запуска распределител  12 импульсов, который выдает распределение во времени импульсы И 1, ИС 1, И 2, ИС 2, обеспечивающие подготовительные операции до начала умножени . По импульсу И 1 производитс  запись преобразуемой двоичной мантиссы а, в регистр 20 множител , поступающей по входу 19- Одновременно по входам 22 и 23 поступает двоичный пор док и его знак на регистр 23 двоичного пор дка и регистр 3 знака двоичного пор дка соответственно . По импульсу ИС 1 второй дешифратор 24 расшифровывает содержимое регистра 23 двоичного пор дка. Определенные значени  двоичного пор дка собираютс  либо по три, либо по четыре группой элементов ИЛИ 25 и устанавливают соответствующие разр ды промежуточного регистра 27 в соответствии с таблицей (фиг.2). Таблица имеет три столбца и дев ть строк. В первом, втором и третьем столбцах указаны соответственно номер по пор дку элемента ИЛИ второй группы 25 состо ни  дешифратора , собираемые каждым элементом ИЛИ этой группы элементов , и устанавливаемый разр д промежуточного регистра 27- При этом рассмотрены двоичные числа с пор дками (п)1-29 и соответствующие им двоично-дес тичные (р)1-9. Группа элементов ИЛИ 26 собирает определенные состо ни  второго дешифратора 2k в соответствующие группы, устанавливающие совместно с группой элементов И 28 в зависимости от знака двоичного пор дка определенные разр ды регистра 36 сдвигов. Таблица (фиг.З) содержит три столбца и восемь строк. Первый, второй и третий столбцы указывают соответственно знак двоичного пор дка, двоичный пор док

Claims (1)

1. и число сдвигов. Нулевое состо ние регистра 3 знака двоичного пор дка соответствует положительному знаку, единичное - отрицательному. По импульсу И 2, поступающему с четвертого выхода распределител  12 импульсов , группа элементов И 30 в соответствии со знаком двоичного пор дка устанавливает адрес чтени  блока 38 пам ти, который хранит 2р двоичных коэффициентов (по одному на каждый дес тичный пор док) причем в пределах каждого дес тичного пор дка они наименьшие.. Старшие двоичные коэффициенты дл  каждого дес тичного пор дка образуютс  путем сдвига выбранного коэффициента на одну, две или три позиции в сторону старших разр дов (фиг.it) Необходимый сдвиг осуществл ет сдвигатель 37, а управление сдвигами осуществл ет регистр 36 сдвигов. По импульсу ИС 2 сдвигатель 37 производит сдвиг двоичного коэффициента на необходимое число позиции в сторону старших разр дов. Сдвигатель 37 выполнен двухступенчатым , причем кажда  ступень либо сдвигает информацию, либо передает ее бе сдвига за один такт, С последней ступени сдвигател  37 двоичный коэффициент поступает на регистр 39 множимого . Дес тичный пор док устанавливаетс  на регистре 3 дес тичного пор дка с помощью группы элементов ИЛИ 29 и группы элементов И 35- Одновременно по импульсу ИС 2 на первый счетчик 5 с входа 1 через группу элементов ИЛИ 3 и группу элементов И Ц записываетс  число умножений на первом этапе, а элемент 8 пам ти через элемент ИЛИ 13 устанавливаетс  в единичное состо ние.После этого начинаетс  непосредственное умножение на первом этапе, причем распределитель 12 импульсов устанавливаетс  в нулевое состо ние. По первому импульсу СО 51 серии СО.5 элемент И 18 вырабатывает сигнал сдвига содержимого регистра 20 множител  и двоичного накапливающего сумматора. Одновременно содержимое первого счетчика уменьшаетс  на единицу. По следующему импульсу С001 серии СОО дешифрато 17 производит анализ первой пары разр дов регистра 20 множител . При это осуществл етс  умножение на два разр да множител . В зависимости от состо ни  анализируемой пары разр дов множител  могут быть следующие типы передач (фиг.5)- В первом столбце указываютс  возможные состо ни  ана лизируемой пары разр дов множител . Второй столбец содержит перенос П от предыдущей анализируемой пары. Tp тий столбец указывает тип передачи через три группы элементов И tO умножени . Пр - пр мой код, Л1 передача пр мым кодом со сдвигом на одну позицию в сторону старших разр дов, Д (4 - дополнительный код. Информаци  четвертого столбца указывает на возможный перенос в следующую пару разр дов множител  в зависимости от состо ни  разр дов анализируемой пары разр дов множител . Код 11 можно представить как единицу более старшего разр да и отрицательную единицу в первом разр де. Поэтому при коде 11 следует вычесть множимое из суммы частных произведений, полученный результат в сумматоре сдвинуть на две позиции в сторону старших разр дов и запомнить, что в следующей паре разр дов нужно учесть дополнительную единицу, что и указано в четвертой, седьмой и восьмой строке четвертого столбца. Указанный тип передач осуществл ет три группы элементов И 40 умножени . По импульсу С001 серии CO производитс  передача множимого на двоичный сумматор 41. Первый счетчик 5 учитывает число умножений и выполнен вычитающим. После т/2 умножений он устанавливаетс  в нулевое состо ние , и элемент И 6 выдает сигнал, устанавливающий в нулевое состо ние элемент пам ти и в единичное состо ние второй счетчик 7- При этом схема 9 сравнени  выдает сигнал больше или равный единице (в данном случае равный единице), запускающий через элемент ИЛИ 10 распределитель 12 импуль сов. По импульсу И 1, поступающему по входу 21 в регистр 20 множител , записываетс  величина 0,1010, а содержимое сумматора tl записываетс  на регистр 39 множимого. По импульсу ИС 1 на счетчик 5 записываетс  по входу 2 число умножений, равное двум через группу элементов ИЛИ 3 и групп элементов И 4. После этого начинаетс  умножение величины О ,1010 При этом после двух умножений содержимое первого счетчика становитс  нулевым и через схему 6 сравнени  содержимое второго счетчика увеличиваетс  на единицу. Затем производитс  выделение первой тетрады. Запись Э О10 первого остатка с сумматора 1 на регистр 39 множимого, т.е. второй цикл умножени  на 0,1010, повтор)етс  еще (i-1 ) п раз. После 1-го умножени  второго этапа схема сравнени  выдает сигнал, равный (i+1), который сбросит второй счетчик 7 в нулевое состо ние. Съем тетрад двоично-дес тичного числа производитс  с двоичного сумматора 1 дес тичного пор дка посредством выходов 42 и 32. На фиг,6 представлен пример преобразовани  двоичного числа 00,110011001001 с . Фиг.6 содержит четыре столбца, указывающие соответственно номер этапа, номер цикла, операцию, реализуемую устройством, и разр ды регистров и сумматора. Столбец 1 содержит два этапа I и II, На первом этапе производитс  умножение двоичной мантиссы на двоичный коэффициент. В столбце 2 указываютс  циклы умножени  на 0,1010. В столбце 3 указываетс  вид операции. Запись вида И tifll означает сдвиг на одну позицию в сторону старших разр дов содержимого регистра 39 множимого. А запись означает сдвиг содержимого двоичного сумматора 1 на две позиции в сторону младших разр дов. Результат преобразовани  двоичного числа 0,0996 . Выделение тетрады двоично-дес тичного числа в конце каждого цикла подчеркнуты. Дл  вы влени  технико-экономического эффекта оценим объем пам ти предлагаемого и известного устройств, необходимый дл  хранени  двоичных коэффициентов . При этом следует учитывать , что в известном устройстве дл  каждого двоичного коэффициента с числа двоичных разр дов m следует хранить соответствующий ему дес тичный пор док с числом разр дов q. Тогда объем пaм tи с пересчетом на двоичные разр ды составит дл  известного устройства. (m+q) N. дл  предлагаемого N( Учитыва , что tT,3p и разделив (3) на (k) получим-выигрыш в оборудовании В 34  5) Так как величина соизмерима с дополнительными аппаратурными затратами , в предлагаемом устройстве, необходимыми дл  реализации узлов, то объем пам ти сокращаетс  в три раза. Формула изобретени  Преобразователь двоичных чисел в двоично-дес тичные числа,содержащий первую группу элементов ИЛИ, первую группу элементов И, первый и второй счетчики, первый, второй и третий элементы И, триггер, схему сравнени  первый и второй элементы ИЛИ, распределитель импульсов, генератор, элемент задержки, первый и второй дешифраторы, регистр множител , регистр знака двоичного пор дка, регис двоичного пор дка, регистр множимого блок пам ти, первую, вторую и третью группы элементов И умножени , регист дес тичного пор дка, сумматор, приче первый и второй входы коммутации числа умножений преобразовател  соединены с первым и вторым входами эле ментов ИЛИ первой группы, выходы которых соединены с первыми входами элементов И первой группы, выходы ко торых соединены с информационным вхо дом первого счетчика, выход которого через первый элемент И соединен с информационным входом второго счетчика и нулевым входом триггера, выхо второго счетчика соединен с первым входом схемы сравнени , второй вход которой соединен с нуле« 1м выходом триггера, а выход Больше или равно и выход Меньше схемы сравнени  сое динен соответственно с первым входом первого элемента ИЛИ и управл ющим входом второго счетчика, второй вход первого элемента ИЛИ соединен с первым входом пуска преобразовател , а ааход первого элемента ИЛИ соединен с входом запуска распределител  импульсов , первый выход которого соеди нен с вторыми входами элементов И первой группы и первым входом второго элемента ИЛИ, второй вход которого соединен с вторым выходом распределител  импульсов, выход второго элемента ИЛИ соединен с единичным входом триггера, второй вход пуска преобразовател  соединен с входом генератора , выход которого соединен с первым тактовым входом распределител  импульсов, входом элемента задерж ки и управл ющим входом первого дешифратора , информационный вход которого соединен с единичным выходом триггера и первым входом второго элемента И, второй вход которого соединен с выходом элемента задержки и вторым тактовым входом распределите9 0 л  импульсов, выход второго элемента И соединен с управл ющим входом первого счетчика, входом сдвига регистра множител  и управл ющим входом сумматора, входы мантиссы и задани  константы преобразовател  соединены с первым и вторым информационными входами регистра множител  соответ-. ственно, управл ющий вход которого соединен с третьим выходом распределител  импульсов, управл ющим входом регистра двоичного пор дка и первым входом третьего элемента И, выход регистра множител  соединен с информационным входом перйого дешифратора , вход двоичного пор дка преобразовател  соединен с информационным входом регистра двоичного пор дка, выход которого соединен с информационным входом второго дешифратора, управл ющий вход которого соединен с вторым выходом распределител  импульсов , выход регистра дес тичного пор дка  вл етс  выходом пор дка преобразовател  , вход знака пор дка преобразовател  соединен с входом регистра знака двоичного пор дка, выход регистра множимого соединен с первыми входами первой, второй и третьей групп элементов И умножени , вторые входы которых соединены с выходами первого дешифратора, выходы элементов И умножени  первой, второй и третьей групп соединены с соответствующими информационными входами сумматора, информационный выход которого  вл етс  информационным выходом преобразовател , выход переполнени  сумматора соединен с вторым входом третьего элемента И, третий вход которого соединен с выходом Больше или равно схемы сравнени , а выход третьего элемента И соединен с входом регистра множимого, отличающийс  тем, что, с целью сокращени  оборудовани , он содержит вторую, третью и четвертую группы элементов ИЛИ, вторую, третью и четвертую группы элементов И, промежуточный регистр, регистр сдвига и сдвигатель, управл ющий вход которого соединен с «лходом регистра сдвигов вход которого соединен с выходами элементов И второй группы, первые входы элементов И второй группы соединены с выходами элементов ИЛИ второй группы, входы которых соединены с выходами второго дешифратора и входами элементов ИЛИ третьей группы, выходы элементов ИЛИ третьей группы соединены с входом промежуточного регистра, перва  группа выходов которого соединена с входами элементов ИЛИ четвертой группы, втора  .группа выходов промежуточного регистра соединена с первыми входами элементов И третьей группы, вторые входы которых соединены с четвертым выходом распределител  импульсов и первыми входами элементов И четаертой группы, вторые входы которых соединены с выходами элементов ИЛИ четвертой группы, а выходы элементов И четвертой группы соединены с входо регистра дес тичного пор дка, выход регистра знака дес тичного пор дка соединен с третьими входами элементов И третьей группы .и вторыми входа ки элементов И второй группы, второй вход регистров множимого соединен с выходом сдвигател , тактовый вход которого соединен с первым выходом распределител  импульсов, информационный вход сдвигател  соединен с выходом блока пам ти, вход которого соединен с выходом элементов И третьей группы. Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР f 637808, кл. G 06 R 5/02, 197. 2, Авторское свидетельство СССР № 752323, кл. G Об F 5/02, 1978 (прототип).

   ф1/г.2

   ф1,.3

   фиг

   Риг.