SU1432510A1 - Вычислительное устройство - Google Patents

Вычислительное устройство Download PDF

Info

Publication number
SU1432510A1
SU1432510A1 SU864166389A SU4166389A SU1432510A1 SU 1432510 A1 SU1432510 A1 SU 1432510A1 SU 864166389 A SU864166389 A SU 864166389A SU 4166389 A SU4166389 A SU 4166389A SU 1432510 A1 SU1432510 A1 SU 1432510A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
register
output
inputs
unit
Prior art date
Application number
SU864166389A
Other languages
English (en)
Inventor
Виктор Евдокимович Золотовский
Роальд Валентинович Коробков
Original Assignee
Таганрогский радиотехнический институт им.В.Д.Калмыкова
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Таганрогский радиотехнический институт им.В.Д.Калмыкова filed Critical Таганрогский радиотехнический институт им.В.Д.Калмыкова
Priority to SU864166389A priority Critical patent/SU1432510A1/ru
Application granted granted Critical
Publication of SU1432510A1 publication Critical patent/SU1432510A1/ru

Links

Landscapes

  • Complex Calculations (AREA)

Abstract

Изо бретение относитс  к вычислительной технике и может быть применено в качестве функционального расширител  при вычислении широкого класса функций. Целью изобретени   вл етс  повьппение точности вычислений . Устройство содержит первый регистр 1, блок 2 формировани  результата , первый блок 3 пам ти, первую схему сравнени  4, блок 5 формирова- НИЛ адреса коэффициента, второй блок 6 пам ти, первый счетчик 7, элемент задержки 8, первый элемент И 9, триггер 10, второй элемент И 11, второй счетчик 12, вход 13 аргумента, второй регистр 14, вторую схему сравнени  15, вход 16 разр дности, вход 17адреса первого коэффициента, блок 18управлени . 3 з.п. ф-лы, 6 ил. 3

Description

4
со
N9
сд
Изобретение относитс  к вычислительной технике и может быть использовано в ЭВМ различного класса дл  Аппаратной реализации функциональных Зависимостей,
Цель изобретени  - повьшение точности вычислени .
; На фиг. 1 представлена функциональна  схема предлагаемого устрой- ства) на фиг. 2 - функциональна  (|:хема блока формировани  результатаj на фиг. 3 - функциональна  схема (сумматора старших разр дов на оиг. 4 - функциональна  схема регист ра-нормализатора и вариант реализа- ijpiH узла нормализации; на фиг. 5 .фариант реал:изации блока формирова- 1ШЯ адреса коэффициента; на фиг.6 - щарнант реализации блока управлени . i Устройство содержит первый ре- ij HCTp 1J блок 2 формировани  результата , первый: блок 3 пам ти j первую 4хему 4 сравнени , блок 5 формирова- цтл  адреса козф4)ициента, второй блок
пам ти, первый счетчик 7, элемент задержки, первый элемент И 9, триге 6
riep 10, второй элемент И 11, второй Ьчетчик 12, вход 13 аргумента, вто- фй регистр 14, вторую схему 15 срав фни р вход 16 разр дности, вход 17 4п,реса первого коэффициента и блок 18 управлени .
I Блок 2 формировани  результата Содержит первый коммутатор 19, первы . регистр 20, умнолдатель 21, второй регистр 22, первый 23 и второй 24 с умматоры, третий регистр 25, эле- мент 26 задержки, второй коммутатор 27 сумматор 28 старших разр дов,
сЬтвертый регистр 29, регистр-нормализатор 30, третий коммутатор 31 и п тый регистр 32s
Сумматор старших разр дов содер- jjruT первый комбинационный сумматор 33j элемент 34 задержки, второй комбинационный , cjnsmaTop 35 и триггер 36
Блок управлени  содержит блок 37 пам ти, первый 38 и второй 39 счетчики.
Блок формировани  адреса коэффи- 1Ше.нта содержит .счетчик 40, первую 41.1 и вторую 41.2 группы элементов И, элемент И 42, первый 43 и второй 44 элементы И,
Регистр-нормализатор содержит узлы 45.1-45.п нормализации группы, регистры 46.1-46,п разр дов коэффи- даентов группы.
Устройство функционирует следзпо- щим образом.
Дл  вычислени  функции используют разложение в степенной р д. Степенные р ды легко преобразуютс  в рекуррентную форму, что позвол ет определенным повтором однотипных вычислений добиватьс  требуемой точности . Однако в рекуррентную формулу вход т посто нные коэффициенты а.
а
fcU,,,
0,1,.,.
При изменении точности воспроизведени  функции разр дность коэффициентов должна мен тьс . Это обсто тельство сдерживает внедрение систем аппаратного воспроизведени  функций произвольной (априори неизвестной) точности из-за существенного роста пам ти при ориентации на максимальную разр дность из-за ограничени  общего числа коэффициентов, т.е. количества членов р да. Второе ограни- чение достаточно просто можно преодолеть путем изменени  интервала так, чтобы имеющеес  множество коэффициентов обеспечило заданную точность .
Дл  преодолени  первого ограничени  используют тот факт, что коэффи- хщенты а  вл ютс  обратной величиной целых чисел малой разр дности. Така  дробь всегда может быть заменена дес тичной, в общем случае бесконечной , периодической дробью. Значени  дробей дл  двух типов коэффициентов следующие:
1
2k(2k - 1)
а
1
2k(k + 1)
а
Таким образом, дл  формировани  коэффициента с требуемым числом разр дов необходимо определенное количество раз повторить период,
В дес тичной дроби сзществует две части - неповтор юща с  часть а, и повтор юща с  часть а (вз та в скобки). Поэтому перед считыванием периодической части вначале выбираетс  непериодическа  часть числа.
Пусть заданное число разр дов помещено в первый р егистр 1, а в счетчик 12 - адрес коэффициента старшего
члена р да. Из первого блока 3 пам ти с первого выхода считываетс  начальный адрес АО коэффициента а,, по которому он хранитс  в блоке 3 посто нной пам ти. На втором выходе счи- тьшаетс  конечный адрес, т.е. адрес, по которому заканчиваетс  период повторени  коэффициента.
:р - 1,
где Р 1 + to 1
1 - длина непериодической части; U - длина периода.
На втором выходе блока посто нной пам ти формируетс  адрес начала периода
гер 10 в единичное состо ние, и выбор разр дов продолжаетс  анапогич- но указанному.,
Указанньй процесс продолжаетс  до тех пор, пока полностью не считьшаетс  коэффициент а . На этом вычисление степенного разр да заканчиваетс .
Блок формировани  результата работает в дес тичной системе и реализует два алгоритма
и,ч. 3; .; у,.,,. у, +Uj,, , У.1 о; и y,.z,
где Z - либо аргумент х, либо нев зка
А;
А - 1.
Адрес АО записываетс  в блок 5 формировани  как начальное состо ние По нему считьшаетс  первый разр д коэффициента, который поступает в блок 2 формировани , результата. После вьтолнени  операции над разр дом блок 18 управлени  формирует сигнал, и счетчики 12 и 40 наращиваютс  на 1. Вновь считываетс  следующий разр д коэффициента а и продолжает вьшолн тьс  требуема  операци . Од- повременно сравниваетс  содержимое счетчика 40 с кодом на третьем выход первого блока 3 пам ти. Если коды равны, это означает, что достигнута нижн   граница периода. Формируетс  сигнал с выхода схемы сравнени , и код со второго выхода первого блока 3 пам ти в следующем такте записьша- етс  в счетчик 40. Кроме того, срав- ниваетс  содержимое первого счетчика 7 и первого регистра 1. Если сравнение проходит, т.е. обработано требуемое число разр дов, срабатывает перва  схема 4 сравнени  и сбрасывае в .нуль счетчик 40, триггер 10 и первый счетчик 7.
В следующем такте содержимое второго ; счетчика 12 уменьшаетс  на 1, т.е. осуществл етс  переход на еле- дующий коэффициент (а„), и из первого блока 3 пам ти считьшаетс  вс  необходима  адресна  информаци  по коэффициенту ag. Начальный адрес Ag записьшаетс  в счетчик 40. После - окончани  всех переходных процессов на выходе элемента 8 задержки по вл етс  сигнал, который сбрасьшает триг
20
(,
fc-; - t-i0
5
0
5
0
5
U 0; i 0,1,2,..., k - 1.
При реализации первого алгоритма Z заноситс  во второй регистр 14 и регистр 29 блока формировани  результата . Текущий разр д записьшаетс  в . первый регистр 20 блока формировани  результата.
Затем происходит умножение этого разр да на число, хранимое во втором регистре 14. Множимое подаетс  мпад- шими разр дами вперед. Разр ды множител  последовательно записываютс  в первый регистр 20 блока формировани  результата. Это происходит с помощью З множител  21 и первого сумматора 23. Полученна  на выходе последнего цифра - цифра частного произведени  и она суммируетс  с текущим произведением , хранимым в накопителе, состо щем из второго сумматора 24 и третьего регистра 25. После получени  полного произведени  оно записьшаетс  в регистр 32, и происходит умножение полученного результата на коэффициент а-. Произведение из регистра 32 поступает мпадшими разр дами вперед. После п тактов заканчиваютс  цикл формировани  переменной U., и переход на следующий цикл. Одновременно с пост туплением U на первый регистр 20 они поступают на накопитель,состо щий из сумматора 28 старших разр дов и регистра-нормализатора 30. При суммировании двух дес тичных цифр на сумматоре 33 к результату добавл етс  единица, сумма помещаетс  в сумматоре 35. Затем с -ммируютс  следующа 
51
пара разр дов и перенос. Если из сумматора ЗЛ возник перенос, он сбрасывает триггер 36 в нуль, и содержимое проходит на выход без .изменений, в npioTHBHoM случае вычитаетс  единица. В результате может возникнуть случай ко|Гда возникает отрицательна  цифра. Дл;  устранени  этого в регистре-нормализаторе 30 между каждым разрадом пЬставлен узел 45.1-45.п нормализации . Назначение узла нормализации - вьчесть единицу, если из текущего разр да при наличии переноса в прсды
дущем к поступлению каждого нового ра(3р да все ранее поступившие разр - дь| нормализованы.
Ф|ормула изобретени 
I

Claims (2)

1, Вычислительное устройство, содержащее два блока пам ти, первый сметчик, первую схему сравнени , первый регистр и элемент задержки, причем выходы первого счетчика и перво- г4 регистра соединены с входами со- о ветственно первого и второго опе- р4ндов первой схемы сравнени , вход разр дности первого регистра устройства соединен с информационным в:1содом первого регистра, о т л и повышени  точности вычислени , в него дфполнительно введены второй счетчик,
втора  схема сравнени , второй ре- - , . .
rjiCTp, триггер, два элемента И, блок р дности блока управлени  соединен ф)рмировани  адреса коэффициента, с одноименным входом устройства.
25 ни , hepвый, второй и третий выход блока управлени  соединены с входа ми записи соответственно регистра, второго регистра и второго счетчика четвертый выход блока управлени  соединен с вторым входом записи опе ранда блока формировани  адреса ко фициента, п тый выход блока управле ни  соединен со счетным входом первого счетчика и первыми входами пер вого и второго элементов И, РУОД ра
6JJIC
IOK формиро1зани  результата, блок управлени , причем вход адреса перво- гЬ коэффициента устройства соединен С; входом записи второго счетчика, вы- хЬд которого соединен с адресным вхо- дЬм первого блока пам ти, первый и второй выходы которого соединены с вводами соответственно первого и второго операндов блока формировани  адреса .коэффициента, третий выход б)пска пам ти соединен с входом первого операнда второй схемы сравнени , в1ход второго операнда которой соединеи, с выходом блока формировани  адреса коэ ициента и объединен с адресным входом второго блока пам ти, выход которого соединен с входом коэффициента блока формировани  результата, вход начального значени  которого соединен с входом аргумента устройства и объединен с информационньм входом второго регистра, выход младшего
40
45
50
55
шестой выход блока управлени  соеди нен с управл ющими входами коммута тора блока формировани  результата седьмой выход блока управлени  соединен с входом сдвига второго регис ра, первый и второй тактовые входы блока формировани  результата соеди нены соответственно с седьмым и п тым выходами блока управлени , выхо ды с восьмого по двенадцатый которо го соединены с тактовыми входами бл ка формировани  результата соответственно с третьего по седьмой.
2. Устройство по п. 1, о т л и чающеес  тем, что блок форм ровани  результата содержит п ть ре гистров, один регистр-нормализатор, три коммутатора, умножитель, два сумматора, сумматор старших разр до и элемент задержки; причем первый управл ющий вход -коммутахщи блока формировани  результата соединен с
5
- , . .
разр да которого соединен с входом последовательной записи второго ре- (гистра и входом аргумента блока фор- ьофовани  результата, выход признака Равно первой схемы сравнени  соединен с входом сброса триггера, входом сброса счетчика и входом призна- ка достижени  разр дности блока управлени , инверсный и пр мой выходы триггера соединены с первыми входами соответственно первого и второго элементов И, выход первого элемента И через элемент задержки соединен с входом установки триггера, с вычитающим входом второго счетчика и первым входом записи операнда блока формировани  адреса коэффициента, выход второго элемента И соединен с
Q тактовым входом блока формировани  адреса коэффициентад вход сброса и вход запрета которого соединены с выходами признака Равно соответственно первой и второй схем сравне5 ни , hepвый, второй и третий выходы блока управлени  соединены с входами записи соответственно регистра, второго регистра и второго счетчика, четвертый выход блока управлени  соединен с вторым входом записи операнда блока формировани  адреса коэффициента , п тый выход блока управле- ни  соединен со счетным входом пер . вого счетчика и первыми входами вого и второго элементов И, РУОД раз0
шестой выход блока управлени  соединен с управл ющими входами коммутатора блока формировани  результата, седьмой выход блока управлени  соединен с входом сдвига второго регистра , первый и второй тактовые входы блока формировани  результата соединены соответственно с седьмым и п тым выходами блока управлени , выходы с восьмого по двенадцатый которого соединены с тактовыми входами блока формировани  результата соответственно с третьего по седьмой.
2. Устройство по п. 1, о т л и чающеес  тем, что блок формировани  результата содержит п ть регистров , один регистр-нормализатор, три коммутатора, умножитель, два сумматора, сумматор старших разр дов и элемент задержки; причем первый управл ющий вход -коммутахщи блока формировани  результата соединен с
управл ющим входом первого коммутатора , первый информационный вход которого соединен с входом аргуме«та блока формировани  результата, выход первого коммутатора ссигдинен с входо первого сомножител  умножител , вход второго сомножител  которого соединен с выходом,первого регистра блока формировани  результата, выход младших разр дов произведени  умножител  соединен с входом первого слагаемого первого сумматора, вход второго слагаемого которого соединен с выходом второго регистра блока формировани  результата, информационный вход второго регистра данного блока соединен с выходом старших разр дов произведени  умножител , выход первого сумматора соединен с входом первого слагаемого второго сумматора, nepBbii-t выход которого соединен с информационным входом третьего регистра, выход младших разр дов которого соединен с входом второго слагаемого второго сумматора, вход третьего слагаемого которого соединен через элемент .задержки с вторым выходом этого сумматора, параллель- иый выход третьего регистра соединен с информационными входами четвертого и п того регистров, выход младшего разр да четвертого регистра соединен с входом последовательной записи данного регистра и вторым информационным входом первого коммутатора, выход которого соединен с информационным входом первог-о регистра, выход старшего разр да п того регистра соединен с входом последовательной записи данного регистра, с входом первого слагаемого сумматора разр дов и с первым информационным входом второго коммутатора, второй информационный вход которого соединен с выходом третьего коммутатора, первый информационный вход которого объе- динен с третьим информационным входом второго коммутатора и соединен i входом коэффициента блока формирова- ,ни  результата, второй информационный вход третьего коммутатора которого соединен с выходом старших разр дов регистра-нормализатора, вход последовательной записи которого соединен с выходом сумматора старших разр дов, вход второго слагаемого которого соединен с выходом третьего коммутатора , параллельный выход регистра0
5
0
5
0
5
0
5
0
5
нормализатора соединен с информационным входом четвертого регистра, второй и третий управл ющие входы коммутации блока формировани  результата соединены с управл ющими входами второго коммутатора, четвертый угфав- л юпщй вход коммутации блока формировани  результата соединен с управл ющим входом третьего коммутатора, первый тактовый вход блока формиро- .вани  результата соединен с входами сдвига второго и четвертого регистров блока формировани  результата, входы iсдвига п того регистра,, регистра- iнормализатора, вход синхронизации первого регистра блока формировани  результата и синхронизирующий вход сумматора старших рйзрлдсв сосдппетты с вторым тактовым входом блока формировани  результата, вход сдвига третьего регистра соединен с третьим тактовым входом блока формировани  результата, синхронизируюш е входы третьего, четвертого, п того регистров и регистра-нормализатора соединены с. тактовыми входами с четвертого по седьмой соответственно, выход первого регистра блока фор- шpoвaни  результата соединен с вхо- . дом второго сомножител  умножител , информационный вход п того регистра соединен с входом начального значени  блока формировани  результата.
3, Устройство по п. 2, о т л и- чающеес  тем, что сумматор старших разр дов содержит два комбинационных сумматора, триггер и элемент задержки, причем входы первого и второго слагае к сумматора старших разр дов соединены с входами соответственно первого и второго слагаемых первого комбинационного сумматора, вход третьего слагаемого которого соединен с входом константы 1, выход первого комбинационного с мматора через элемент задержхск ;соединен .с входом первого слагаемого второго комбинационного сумматора, вход второго слагаемого которого соединен с пр мым выходом триггера, вход сброса которого соединен с Iвыходом переполнени  первого комбинационного сумматора, вход установки триггера соединен с синхронизирующим входом сумматора старших разр дов, выход второго комбинацио - ного сумматора соединен с выходом . сумматора старших разр дов.
9
. 4. Устройство по п. 2, отли чающеес  тем, что регистр- нормализатор содержит группу регистров разр дов коэффициентов и групп узлов нормапизации, причем информационные выходы i-ro узла нормализации группы соединены с информационными входам1И i-ro регистра разр дов Коэффициентов, выходы которого соединены с информационными входами (i + 1)-го узла нормализации группы
Г
Г
10
10
вход переноса которого соединен с одноименным выходом i-ro узла норма- лизации группы (i 1,..., п - 1, п - разр дность коэффициента), вход последовательной записи регистра-нормализатора соединено информационными входами и входом переноса первого узла нормализации, выходы п-го узла нормализации соединены с выходом старшего разр да регистра-нормализатора.
Й/г4
иг.5
Фие:б
SU864166389A 1986-12-24 1986-12-24 Вычислительное устройство SU1432510A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU864166389A SU1432510A1 (ru) 1986-12-24 1986-12-24 Вычислительное устройство

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU864166389A SU1432510A1 (ru) 1986-12-24 1986-12-24 Вычислительное устройство

Publications (1)

Publication Number Publication Date
SU1432510A1 true SU1432510A1 (ru) 1988-10-23

Family

ID=21274802

Family Applications (1)

Application Number Title Priority Date Filing Date
SU864166389A SU1432510A1 (ru) 1986-12-24 1986-12-24 Вычислительное устройство

Country Status (1)

Country Link
SU (1) SU1432510A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1305671, кл. G 06 F 7/544, 1985. Авторское свидетельство СССР № 1140115, кл. G 06 F 7/544, 1983. *

Similar Documents

Publication Publication Date Title
JPH0661792A (ja) デジタル・フィルタ
US4374427A (en) Divisor transform type high-speed electronic division system
SU1432510A1 (ru) Вычислительное устройство
SU1756887A1 (ru) Устройство дл делени чисел в модул рной системе счислени
SU1631554A1 (ru) Устройство дл вычислени преобразовани Фурье-Галуа
SU877787A1 (ru) Программно-управл емый цифровой фильтр
SU1472899A1 (ru) Устройство дл умножени
SU1012245A1 (ru) Устройство дл умножени
SU987804A1 (ru) Устройство дл вычислени коэффициентов цифрового фильтра
SU750478A1 (ru) Преобразователь целых двоично- дес тичных чисел в двоичные
SU941990A1 (ru) Преобразователь двоичных чисел в двоично-дес тичные числа
SU928344A1 (ru) Устройство дл делени
SU1709301A1 (ru) Устройство дл делени
SU1532946A1 (ru) Устройство дл преобразовани булевых функций
RU2024934C1 (ru) Устройство для вычисления локальных порядковых статистик
SU1809438A1 (en) Divider
SU1357947A1 (ru) Устройство дл делени
SU807320A1 (ru) Веро тностный коррелометр
SU1057942A1 (ru) Устройство дл вычислени функции @ =2 @
SU1686697A1 (ru) Аналого-цифровой преобразователь
SU1658151A1 (ru) Устройство дл воспроизведени функций @ и @
SU1272329A1 (ru) Вычислительное устройство
SU596952A1 (ru) Устройство дл решени систем дифференциальных уравнений
SU911519A1 (ru) Устройство дл вычислени элементарных функций
SU1300495A1 (ru) Устройство дл решени дифференциальных уравнений