SU1057942A1 - Устройство дл вычислени функции @ =2 @ - Google Patents

Description

устройства, выходы сумматоров по модулю два группы соединены с первым информационным входом первого блока пам ти и информационным входом второго регистра., входы синхронизашш всех регистров соединены с входом тактовых импульсов устройства, выход дешифратора соединен с информаци- . онным входом третьего регистра и вторым информационШ)1м входом первого блока пам ти, третий информационный вход которого соединен с входом задани  знака устройства и первым информационным входом второго блока пам ти, выход первого блока пам ти соединен с первой группой входов первого сумматора, входы младших разр дов второй группы которого сое .динены с выходами с маторов по модулю два группы, входы старших раз057942

р дов второй группы первого сумматора соединены с входом задани  знака устройства, выход первого регистра соединен с первой группой входов второго сумматора, втора  группа входов которого соединена с выходом второго блока пам ти, второй информационный вход которого соединен с выходом третьего регистра,,третий информационный вход второго блока пам ти соединен с выходом второго регистра , выход второго сумматора соединен с информа:ционным входом младших разр дов сдвигател , вход старшего разр да которого соединен с входом «Задани  знака устройства, уп .равл ю1ций вход сдвигател  соединен i с выхода первого сумматора блока управлени ,выход сдвигател  соединен с выхо . дом кода результата устройства.

Устройство относитс  к вычислительной технике и может быть использовано в цифровых устройствах, фильтрации сигналов.

Известно устройство дл  вычислени  показательных функций, содержащее регистр аргумента, накопитель, состо нщй из -П сдвигающих регистр (№, блок умножени , .(п+) элементов И и блок выборки информации, выходы блока управлени  соединены с входами блока умножени ,входами управлени  сдвигающих регистров накоптел , входом блока выборки информации , выходы блока выборки соединены с входами блока умножени , входы сдвигающих регистров  вл ютс  входами ус&ройства, а выходы через элементы Н соединены с входами блока выборки

Недостатком устройства  вл етс  ограниченное быстродействие, обусловленное последовательным рекурсивным методом выполнени  вычислительных операций.

Наиболее близким по технической сущности к предлагаемому  вл етс  устройство дл  возведени  в степень содержащее регистр операнда, регистры промежуточных и окончательных результатов, сумматор, блок управлени , причем входы регистров промежуточных результатов подключены к выходам сумматора, перва  группа входов которого подключена к выходам perijCTpoB промежуточных результатов, первый выхо блока управлени  подключен к управл ющим входам сдвига регистров окончательных и промежуточных результатов, счетчик, сдвигатель , распределитель сигналов, кодопреобразователь и триггеры цифр результатов , выходы счетчика подключены к входам регистров окончательных результатов, выходы которых подключеш к входам счетчика, а также к входам сдвигател , втора  группа входов сумматора подключена к выходам регистрА операнда, а треть  группа входов - к выходам сдвигател , выходы пр мых и инверсных значений трех старших разр дов сумматора подключены к входам кодопреобразовател , первый и второй входы которого соединены с входами первого и второго триггеров ищфр результата, другие входы которых подключены к первому выходу блока управлени , входы которого соединены с выходами триггеров цифр результата, а также с управл в входами счетчика и регистра

операнда, выходы распределител  сигналов подключены к входам младших разр дов регистра операнда и к управл ющим входам сдвигател , входны шины устройства подключены к управл ющим входам сдвигател  и регистра операнда, второй выход блока управлени  соединен с управл ющими входа ми регистра операнда и распределител  сигналов, остальные 2 выходов блока управлени  подключены к выход ным шинам устройства 2 , Недостаток известного устройства заключаетс  в ограниченном быстроде ствии обусловленном последовательным рёкурсианым характером вычислений . Цель изобретени  - повышение быстродействи . Поставленна  цель достигаетс  тем, что в устройство лд  вычислени  функции у 2 , содержащее три регистра, первый сумматор, первый блок пам ти, блок управлени  и сдви гатель, причём выход первого сумматора соединен с информационным вход первого регистра, дополнительно вве дены дешифратор, второй блок пам ти группа сумматоров по модулю два и второй сумматор, причем блок управлени  содержит три элемента И, два элемента НЕ, два элемента ИЛИ, два cyMhiaTOpa и группу сумматоров по мо дулю два, выходы которых соединены с первой группой входов первого сумматора, первый, второй и четвертый разр ды второй группы входов ко торого соединены с выходом первого элемента НЕ и первыми входами сумматоров по модулю два группы, вторые входы которых соединены с выход ми второго сумматора, первый и Tpieтий разр дь первой группы входов ко торого соединены с выходом первого элемента ИЛИ, входы которого соединены с выходами первого и второго элементов И и второго элемента НЕ, выход которого соединен с первым вх дом второго элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, выходы элементов ИЛИ соединены с выходом признака масштабировани  устройства, вход первого элемента НЕ соединен с выхо дом знака второго регистра, вход за дани  знака ус- ройства соединен с вторым и четвертым разр дами первой группы входов второго сумматора и третьим разр дом второй группы входов первого сумматора блока управлени , первые входы элементов И и- вход второго элемента НЕ соединены с первым входом задани  режима устройства , второй вход задани  режима которого соединен с вторыми входами элементов И, первый вход второго регистра соединен с третьим входом первого элемента И и первымразр дом второй группы входов второго сумматора блока управлени , второй разо д второй группы входов которого соединен с вторым разр дным выходом второго регистра, четвертым входом первого и третьим входом второго элементов И, п тый и четвертый входь которых соединены соответственно с третьим и четвертым разр дными выходами второго регистра и третьим и четвертым разр дами второй группы входов второго сумматора блока управлени , п тый разр дный выход второго регистра аргумента устройства соединен с третьим входом третьего элемента И, входы мантиссы и пор дка аргумента устройства соединены с первыми входами сумматоров по модулю два группы, вторые входы которых соединены с входом знака аргумента устройства, выходы сумматоров по модулю два группы соединены с первым информационным входом первого блока пам ти и информационным входом второго ре-гистра , входы синхронизации всех регистров соединены с входом тактовых импульсов устройства, выход дешифратора соединен с информациЬнным входом третьего регистра и вторым информационным входом первого блока пам ти, третий информационный вход которого соединен с входом задани  знака устройства и первым информационным входом второго блока пам ти, выход первого блока пам ти соединен с первой группой входов первого сумматора , входы младших разр дов второй группы которого соединены с выходами сумматоров по модулю два группы, входы старших разр дов второй группы первого сумматора соединены с входом задани  .знака устройства, выход первого регистра соединен с первой группой входов второго сумматора, втора  группа входов которого соединена с выходом второго блока пам ти , второй информационньш вход которого соединен с выходом третьего регистра, третий информационный

вход второго блока пам ти соединен с i выходом второго регистра, выход второго сумматора соединен с информационным входом младших разр дов сдвигател , вход старшего разр да которого соединен с входом задани  знака устройства, управл ющий вход сдвигател  соединен с выходом первого сумматора блока управлени , выход сдвигател  соединен с выходом кода результата устройства.

На фиг. 1 представлена блок-схема стройства; на 4мг. 2 - схема блока управлени .

Устройство дл  вычислени  функции содержит сдвигатель 1 , блок 2 i управлени , сумматор 3, блок 4 пам ти , регистры 5-7, сумматор 8 группу сумматоров.9 по модулю два, дешифратор 10, блок 11 пам ти. Блок управлени  содержит сумматор 12, группу сумматоров 13 по модулю два, сумматор 14, элементы ИЛИ 15 и 16, элемент НЕ 17, элементы И 18 и 19, элемент НЕ 20 и элемент И 21.

Устройство работает следующим образом .

На информационные входы устройства поступает 15-разр дный обратный двоичный код. числа X, причем п ть разр дов П,,..,П| представл ют пор док (целочисленную часть Х) и дес ть разр дов М, v..,М - мантиссу (дробную часть Х). Знак числа X подаетс  по отдельной шине на 16-й информационный вход устройства, при этом + представл етс  логическим нулем, а - - единицей. Код X проходит через сумматор 9 по модулю два, инвертиру сь, если знак X отрицателен , пор док и знак X поступают на вход регистра 7, а мантисса - на группу блоков, производ щих вычислени .по формулам

,j, .(1)

ft где М -. код X мантиссы числа;

Z - преобразованный код мантиссы М, в котором два старших разр да, следующих непосредственно после зап той, заменены нул ми: ,ООМоМ7,.i

V .О .

М«, (2)

Viкод первой поправки:

V0.4..M 1 2Ai AQ-«MMa,.u,,oV vA,2(o.fH4 ,...,,(0, Mg,

v..,..,,M3+2-°AA7)-,

Yj код второй поправки:

,3,Q,...p ;,2(o ooino ooo)v

vAi(0,0000000{OMg)vA4(0,000 40MgM8Mg),

Dj 4 r выходные сигналы дешифратора 10;

,; д,м,„м(5)

Метод возведени  числа 2 в степень , меньшую единицы, основьюаетс  на кусочно-линейной аппрбксимации степенной функции, с разбиением интервала определени  аргумента на четыре равных отрезка (5) .

Два старших разр да (Мп и- R) мантиссы кода X подаютс  на первый и второй входы дешифратора 10, вырабатьшающего сигналы управлени  на первом - четвертом выходах срот- ветственно; эти сигналы, совместно с соответствующими разр дами кода X мантиссы, поступают иа первый блок 11 пам ти, на выходах которого влрабатываетс  код первой поправки Y . В сумматоре 8 осуществл етс  суммирование кодов 2i и YI , при этом дл  подачи сигналов, соответствующих контактам логического нул  единицы, используютс  соответственно п тый и четвертый входы управлени  устройством (фиг. 1). Промежуточные результаты вычислений, получаемые на выходе сумматора 8, дешифратора 10, а также пор док, знак и разр ды мантиссы X, необходимые дл  формировани  второй поправки Y, запоминаютс  в регистрах 5-7 при подаче на их входы управлени  импульсного сигнала записи с третьего входа управлени  устройством (фиг. 1).

Далее, во втором блоке 4 пам ти производитс  формирование второй поправки Ул и на выходе сумматора 3 производитс  окончательное формирование кода, соответствующего формуле (1) .

Вычислени  по формулам (1)-(5)  вл ютс  приближенными, причем коды поправок V и Yn выбраны таким образом , чтобы максимальна  погрешность вычислений не превосходила 1%.

В табл. 1 привод тс  конкретные, числовые примеры.

Дальнейшее вычисление функции 5 заключетс  в дополнении сформированного кода константой, соответствующей логической единица, в старшем, первом перед зап той, разр де , и умножении его на 2,тр,ег пор док (целочисленна  часть) кода X. Такое умножение эквивалентно объемному сдвигу вправо или влево) в зависимости от знака кода X, сформированного кода на JO- разр дов. Так как пор док числа X представл етс  З-ти разр дным кодом, что с учетом знака дл  непосредственного выполнени  этой операции требует наличи  большого количества информационных выходов у сдвигател  1. Дл  сокращени  числа выходов сдвигател  1 используетс  техника масштабировани , заключающа с  в том, что если пор док 15 числа превьшает определенную величину. ,то дл  управлени  сдвигателем гспользуетс  значение пор дка, уменьшенное на эту величину, а на специальном выходе устройства вырабатываетс  сиг- 20 нал-признак масштабировани . Масштабирование и выработка кода управлени  сдвигателем производитс  в блоке 2 управлени . Предусматриваетс  два режима масштабировани  - ав- 25 томатический и принудительный, задаваемые с помощью управл ющих сигналов -у i| и ул, подаваемых на первый и второй входы управлени  устройством . На первом и втором информа- зо ционных выходах блока 2 управлени  при этом вырабатываетс  соответст1 Автоматический

1 Принудительный Уменьшение (п)

О - -Уменьшение (п)

О - -Уменьшение (П) 1057 5

Таблица 2

на 11

О

на 16

на 27 428 венно первый и второй сигналы-признаки масштабировани  f| и fj. . Значени  сигналов дл  различных режимов масштабировани  приведены в табл. 2. . , Таким образом, введение в устройство новых элементов и св зей позволило повысить скорость вычислений. В устройстве исключена длинна  операци  умножени , ограничивающа  про изводительность устройства-прототипа . Таблица

л

фаз./

т

ффффффффф

Фиг. 2

tttt

Claims (1)

1. УСТ РОЙСТВО ДПЯ ВЫЧИСЛЕНИЯ ФУНКЦИИ у=2^х, содержащее три регистра, первый сумматор, первый блок памяти, блок управления и сдвигатель, причем выход первого сумматора соединен с информационным входом первого регистра, отличающееся тем, что, с целью повышения быстродействия, в него введены дешифратор, второй блок памяти, группа сумматоров по модулю два и второй сумматор, причем блок управления содержит три элемента И, два элемента НЕ, два элемента ИЛИ, два сумматора и группу сумматоров по модулю два, выходы которых соединены с первой группой входов первого сумматора, первый, второй и четвертый разряды второй группы входов которого соединены с выходом первого элемента НЕ и первыми входами сумматоров по модулю два группы, вторые входы которых соединены с выходами второго сумматора, первый и третий разряды первой группы входов которого соединены с выходом первого элемента ИЛИ, входы которого соединены

   с выходами первого и второго элементов И и второго элемента НЕ, вы-

   ход которого соединен с первым входом, второго элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, выходы элементов ИЛИ соединены с выходом признака масштабирования устройства, вход первого элемента НЕ соединен с выходом знака второго регистра, вход задания знака устройства соединен с вторым и четвертым разрядами первой группы входов второго сумматора и третьим разрядом второй группы входов первого сумматора блока управле- ния, первые входы элементов И и вход второго элемента НЕ соединены с первым входом задания режима уст- <£ ройства, второй вход задания режима которого соединен с вторыми входами элементов И, первый выход второго регистра соединен с третьим входом

   первого элемента И и первым разрядом с второй группы входов второго сумматора блока управления, второй разряд второй группы входов которого соединен с вторым разрядным выходом второго регистра, четвертым входом первого и третьим входом второго элементов И, пятый и четвертый входы которых соединены соответственно с третьим и четвертым разрядными выходами второго регистра и третьим и четвертым разрядами второй группы входов второго сумматора блока управления, пятый разрядный выход второго регистра аргумента устройства соединен с третьим входом третьего элемента И, входы мантиссы и порядка аргумента устройства соединены с первыми входами сумматоров по модулю два группы, вторые входы которых соединены с входом знака аргумента

   1057942

   1057942

   устройства, выходы сумматоров по модулю два группы соединены с первым информационным входом первого блока памяти и информационным входом второго регистра., входы синхронизащти всех регистров соединены с входом тактовых импульсов устройства, выход дешифратора соединен с информаци- . онным входом третьего регистра и вторым информационным входом первого блока памяти, третий информационный вход которого соединен с входом задания знака устройства и первым информационным входом второго блока памяти, выход первого блока памяти соединен с первой группой входов первого сумматора, входы младших разрядов второй группы которого сое-/ .динены с выходами сумматоров по мо- I дулю два группы, входа старших разрядов второй группы первого сумматора соединены с входом задания знака устройства, выход первого регистра соединен с первой группой входов второго сумматора, вторая группа входов которого соединена с выходом второго блока памяти, второй информационный вход которого соединен с выходом третьего регистра,.третий информационный вход второго блока памяти соединен с выходом второго регистра, выход второго сумматора соединен с информационным входом младших разрядов сдвигателя, вход старшего разряда которого соединен с входом Задания знака устройства’, управляющий вход сдвигателя соединен с выхода первого сумматора блока управления,выход сдвигателя соединен с выходом кода результата устройства .

   Устройство относится к вычислительной технике и может быть использовано в цифровых устройствах, фильтрации сигналов.