SU1390608A1 - Устройство дл делени - Google Patents

Abstract

.Изобретение относитс  к вычислительной технике и может быть применено дл  быстрого делени  чисел в любой позиционной системе счислени . Целью изобретени   вл етс  сокращение количества оборудовани , необходимого дл  реализации устройства. Дл  этого в устройстве входыумладших разр дов сумматора 3 частного соединены с вторым информационным входом коммутатора 6, а третий информационный вход коммутатора 5 соединен с выходами сумматора частного, что позвол ет исключить второй блок умножени  в устройстве, содерз ащем регистры 1, 2 делимого и делител , коммутатор 4, вычитатель 7, регистр 8 старших разр дов делител , сумматор 9 принудительного округлени , узел 10 вычислени  обратной величины, блок 11 умножени . 4 ил. (Л

Description

Изобретение относитс  к вычислительной технике и может быть примене но в быстродействующих арифметически устройствах дл  выполнени  операции делени  чисел.

Цель изобретени . - сокращение количества оборудовани .

На фиг. 1 приведена структурна  сжема устройства дл  делени ; на фиг. 2 - функцконгшьна  схема сумматора частного; HSI фиг. 3 - функциональна  схема блока ш кpoпpoгpaм- много управлени ; на фиг. 4 - микро- программа работы устройства. Устройство дл  делени  (фиг. 1) содержит регистр 1 делимого, регистр 2 делител , сумматор 3 частного, три коммутатора 4-6, вьгаитатель 7, регистр 8 старших разр дов делител , сумматор 9 принудительного округлени  делител , узел 10 вычислени  обратной величины, блок 11 умножени  блок 12 микропрограммного управлени  вход 13 данных устройства, вход 14 синхронизации устройства, вход 15 логической единицы устройства, выход 16 частного устройства, выход 17 регистра 1, выход 18 (k+3) разр дов регистра 1, выход 19 регистра 8, выход 20 сумматора 9, выход 21 узла 10, выход 22 коммутатора 4, выход 23 коммутатора 5, выход 24 регистра 2, выход 25 коммутатора 6, выход 26 блока 11, выход 27 вычита- тел  7, выход 28 сум1-штора 3, выходы 29-35 блока 12.

Сумматор частного (фиг. 2) содержит комбинационный сумматор 36 с ускоренным распространением переноса и регистр 37. Блок 12 (фиг. 3) состоит из сче.тчика 38 и блока 39 пам ти микрокоманд,

Регистр 1 (n+k+5)-разр дный, из которых один разр д расположен слева от зап той и п разр дов - справа от зап той. В исходном состо нии S этом регистре хранитс  п-разр дный двоичный код делимого без знака, а в процессе делени  в нет-о записываютс  значени  остатков. Регистр 2 (n+k+1)- разр дный, причем все разр дь( расположены справа от зап той. В регистре 2 делител  в исходном состо нии хранитс  п-разр дный двоичный код дели- тел  без знака, прижатый к левой границе регистра 2, а к началу собственно делени  в него записываетс 

(n+k+1) разр дов произведени  п-раз- р дного делител  на (k+2) старших разр дов обратной величины, вычислен- ной по значению (k+3) принудительно округленных (увеличенных на единицу младшего разр да) старших разр дов делител . На последнем такте собственно делени  в регистр 2 записыQ ваетс  (m.(k-1)) разр дов промежуточного частного (т - число тактов собственно делени ), образованного на выходах 28 сумматора 3.

Сумматор 3 частного предназначен

ij дл  хранени  частного. Он участвует в процессе формировани  промежуточного значени  ча.стного. После завершени  собственно делени  образованное в нем частное поступает с выходов 28

0 на информационные входы третьей группы второго коммутатора 5 и записываетс  в регистр 2. Перед выполнением в устройстве собственно делени  сумматор 3 обнул етс  путем подачи с

5 входа 14 устройства импзшьса на син- хровход регистра 37 и разрешающего потенциала с вьгхода 29 блока 12 на вход установки в О регистра 37. В процессе собственно делени  в сум0 маторе 3 частного осуществл етс 

прибавление к значению четырех младших разр дов содержимого регистра 37, которое подаетс  на входы сумматора 36 со сдвигом влево (в сторону старших разр дов) на (k-1) разр дов, зна- чеви  четырех старших разр дов из (k+3) старших-разр дов делимого, поступающих с выходов регистра 1 на входы младших разр дов сумматора 3 частQ ного по шине 18,. Младшие () разр дов из старших (k+3) разр дов делимого по шине .IB непосредственно

5

5

0

поступают на информационные входы младших разр дов регистра 37. Получившийс  на выходах сумматора 36 результат записываетс  без сдвига в соответствующие старшие разр ды регистра 37. На последнем такте собственно делени  получившийс  на выходах сумматора 36 результат вместе со значением на шине 18 „записываете соответствующим образом в регистр 2. На последнем такте собственно делени  возможна запись результата с выходов сумматора 36 в регистр 37. Однако при этом потребуетс  дополнительный такт дл  перезаписи содержимого регистра 37 в регистр 2. Запись информации в регистр 37 производитс  по

синхроимпульсу при наличии разрешающего потенциала на его входе разрешени  записи, который подключен к выходу 30 блока 12.

Формирование цифр частного и остатка на каждом такте работы устройства дл  делени  производитс  следующий образом.

Пусть делимое X и делитель У есть положительные нормализованные двоичные дроби, т.е. 1/2 Х 1 и 1/2 Y 1. Разумеетс , что это справедливо только на первом шаге делени . В дальнейшем же, когда в роли делимого выступают промежуточные остатки, возможно нарушение нормализации делимого как влево, так и вправо . В общем случае делимое X в устройстве может измен тьс  в пределах

20

работы устройства счетчик 38 устанавливаетс  в некоторое исходное состо ние, например, в О (на фиг. 3 цепь установки счетчика 33

О X 2Y. Пусть X.. - значение

старших (k+3) разр дов делимого (осг исходное состо ние не показ ана) .

Устройство дл  делени  работает следующим образом.

татка) X; Y - значение старших,|,, (k+3) разр дов делител  Yj Y +2 - значение принудительно округленных старших (k+3) разр дов делител ; С - значение обратной величины от принудительно; округленных старших (k+3) разр дов делител  (С 1/(Y С - значение старши ( k+2) разр дов обратной величины С.

В устройстве формирование частного производитс  следующим образом.

На подготовительном этапе делени  формируетс  произведение делител  на значение старших (k+2) разр дов обратной величины С (W Y-C). При выполнении собственно делени 

следующий остаток X вычисл етс  по формуле X X - WX . Параллельно с

вычислением остатка в сумматоре 3 частного производитс  накаш1ивание промежуточного значени  частного х,  вл ющегос  суммой всех X , полученных на каждом такте работы устройства и сдвинутых один относительно другого на (k-1) разр дов. После выполнени  собственно делени  значение на-

дл  хранени  Y - старших (k+3) разр дов делител  Y без знака.

Сумматор 9 принудительного округлени  делител   вл етс  комбинационной схемой. В нем осуществл етс  принудительное округление значени  старших (k+3) разр дов делител  Y путем прибавлени  единицы в его младший разр д, поступающей на вход переноса сумматора 9 (т.е. в сумматоре 9 вычисл етс  значение Y +2 ).

В качестве пам ти 39 микрокоманд может быть применена быстродействующа  посто нна  пам ть емкостью (т+3) 7, где m --т- В самом начале

К. I

работы устройства счетчик 38 устанавливаетс  в некоторое исходное состо ние, например, в О (на фиг. 3 цепь установки счетчика 33

исходное состо ние не показ ана) .

5 п

5

0.

5

Устройство дл  делени  работает следующим образом.

Пусть на вход 13 уже поступил п-разр дный двоичный код делител  Y, а счетчик 38 блока 12 установлен в исходное нулевое состо ние. По содержимому счетчика 38, которое служит адресом обращени  к блоку 39 блока . 12, из блока 39 микрокоманд считьша- етс  микрокоманда 1, которой соответствуют управл ющие сигналы Y32, Y33 (фиг. 4). В результате этого соответственно на выходах 32 и 33 блока 12 устанавливаютс  уровни логической 1, под действием которых коммутатор 5 пропускает на регистр 2 делитель с выхода 13, а регистр 2 и регистр 8 подготовлены к приему информации , так как на ик входах разрешени  записи присутствует сигнал логической 1. С приходом первого импульса на вход 14 производитс  запись двоичного кода делител  в регистр 2 и двоичного кода старших разр дов делител  в регистр 8, а также установка счетчика 38 блока 12 в состо 

копленной суммы Х умножаетс  на зна- ние 1

импуль

чение С . Старшие п разр дов этого произведени  и  вл ютс  значением частного Z.

Абсолютна  погрешность конечного результата будет меньше либо равна единице младшего разр да с весом 2Г(-.

Регистр 8 старших разр дов делител  (k+3) - разр дный и предназначен

ние 1

С момента окончани  синхроимпульса заканчиваетс  первый такт

работы устройства.

Во втором такте работы устройства из блока 39 считьшаетс  микрокоманда 2, которой соответствуют управл ющие сигналы Y29, Y31, Y32, У3 4(фиг.4).

В результате этого на выходах 29, 31, 32 и 34 блока 12 устанавливаютс  уровни логической 1, под действием которых коммутатор 4 пропускает на

51390608

информационные входы регистра 1 делимое О с входа 13,, регистр 1 подгоре 11

товлен к информадии, коммутатор 6 пропускает на входы блока 11 значение старших разр дов обратной величины С,, сформированной на выходах 21 узла 10 по значению принудительно округленных в сумматоре 9 старших разр дов делител  Y , хран51- щихс  в регистре 8. На выходах 26 блока 11 формируетс  произведение п-разр дного делител  Y на значение старших разр дов обратной величины C(W С Y). Под действием управл ющего сигнала Y34 блока 12 коммутатор 5 пропускает на регистр 2 значение произведени  W С Y с выходов 26 блока 11, а под действием сигнала Y32 блока 12 регистр 2 подготовлен к приему информации. Кроме этого, сумматор 3 настроен на обнуление , С приходом второго импульса на вход 14 .производитс  запись двоичных кодов делимого X и произведени  W в регистры 1 и 2, а также обнуление сумматора 3 и установка счетчика 38 блока 12 в состо ние 2. С момента окончани  действи  второго импульса на входе 14 заканчиваетс  второй такт и вместе с ним подготовительный ртап работы устройства и начинаетс  собственно деление, в процессе которого в течение m тактов формируетс  m(k-1)+4 двоичных цифр промежуточного значени  частного.

В первом такте собственно делени  из блока 39 блока 12 считываетс  микрокоманда 3, которой соответствуют сигналы Y30 и Y31 и соответственно на выходах 30 и 31 блока 12 устанавливаютс  уровни логической., под действием каторых коммутатор 4 пропускает на регистр 1 результат с выходов 27 вьгаитател  7, регистр 1 и сумматор 3 подготовлены к приему информации, коммутатор 6 пропускает на входы блока 11 значение старших разр дов делимого с въгходов 18 старших разр дов регистра 1. На выходах 26 блока 11 формируетс  произведение величины W Y--С , хран щейс  в регистре 2 и поступающей на входы блока 1 1 с выходов 24 разр дов регистра 2 на значение старших разр дов делимого Х,, хран щихс  в регистре 1 и . поступающих с его выходов 18 через коммутатор 6 на входы блока 11, В

результате этого на выходах 26 блока 11 образуетс  значение X/ Y С;.

t ч

Следующий остаток X формируетс 

на выходах 27 вычитател  7 по значению делимого Х,| поступающему на входы уменьшаемого вычитател  7 с выходов 17 разр дов регистра 1 и значению произведени  X Y С , поступающему

на входы вычитаемого вычитател  7 с выходов 26 блока 11 (X Х-Х -Y-C ). Образованный на выходах 27 вычитател  7 остаток X поступает на информационные входы коммутатора 4 со

сдвигом на (k-1) разр дов в сторону его старших разр дов. Параллельно с работой блока 11- и вычитател  7 значение старших разр дов делимого X поступает на входы младших разр дов

сумматора 3 с выходов 18 старших разр дов регистра 1 и подсуммируетс  к младшим разр дам содержимого сумматора 3 частного, сдвинутому на (k-1) разр дов в сторону его старших разр дов . В результате в регистре 37 сумматора 3 накапливаетс  промежуточное значение частного х, как сумма-Х / полученныз{ на каждом такте работы устройства и сдвинутых один относительно другого на (k-1) разр дов. С приходом третьего импульса на вход 14 в регистр 1 записываетс  сформированный на выходах 27 вычитател  7 остаток X ° в регистр 37 сумматора 3 заноситс  результат сумматора 36 вместе со значением величины на шине 18 , а счетчик 38 блока 12 устанавливаетс  в состо ние 3. На этом третий такт работы устройства заканчиваетс .

Аналогичным образом устройство работает и в других тактах собственно делени . Отметим только, что на последнем такте собственно делени  (микрокоманда т+2 на фиг. 4) значение накопленной суммы X с выходов 28 сумматора 3 поступает на информационные входы -коммутатора 5, который под действием управл ющего сигнала с выхода 30 блока 12 пропускает значе

ние X на входы регистра 2. С приходом импульса с входа 14 промежуточное значение частного X с выходов 28 сумматора. 3 записьгоаетс  в регистр 2, а счетчик 38 блока 12 устанавливаетс  в состо ние т+2.

На последнем (т+3) такте-делени  из блока 38 считьгоаетс  микрокоманда т+3, которой соответствуют управл ю71390608

ие сигналы Y34 и Y35 и соответстенно на выходах 34 и 35 блока 12 станавливаютс  уровни логической 1. Под действием этих управл ющих игналов коммутатор 6 пропускает на ходы блока 11 значение старших раз дов обратной величины С , На выхоах 26 блока 11 формируетс  произвеение Х-С , старшие и разр дов кото- ю

ст вы ум та инф му пе ко го со со вх уп с ча ро вы уп уп то сум ты упр ре дел вы лен за ли вто ющи уп тор пр вы нак от с ц руд вхо вых цио ро ным тре мут бло вых жен ус дов

рого  вл ютс  значением частного Z и поступают на выход 16 частного устройства. При этом уровень логической 1, установленный на седьмом выг ходе 35 блока 12, сигнализирует об окончании операции делени  в устройстве .

Фо, рмула Изобретени 

Устройство дл  делени  , содержаще регистры делимого и делител , сумматор частного, три коммутатора, выч - татель, регистр старших разр дов делител , сумматор принудительного окг руглени  делител , узел вычислени  обратной величины, блок умножени  и блок микропрограммного управлени , причем вход данных устройства соединен с информационным входом регистра старших разр дов делител  и первыми информационными входами первого и второго коммутаторов, выходы которых соединены с информационными входами регистров делимого и делител  соответственно , синхровходы которых соединены с синхровходами сумматора частного блока микропрограммного управлени , входом синхронизации устройства и регистра старших разр дов делител , выход которого соединен с информационньм входом сумматора при- нудительного округлени  делител , вход переноса которого  вл етс  входом логической единицы устройства, выход сумматора принудительного округлени  делител  соединен с входом узла вычислени  обратной величит ны, выход которого соединен с первым информационным входом третьего коммутатора, второй информационньй вход которого соединен с выходом

5

0

5

0

5

0

5

0

старших разр дов регистра делимого, выход которого соединен с входом уменьшаемого вычитател , вход вычитаемого которого соединен с вторым информационным входом второго коммутатора и выходом блока умножени , первый и второй информационные входы которого соединены с выходами третьего коммутатора и регистра делител  соответственно, выход вычитател  соединен с вторым информационным входом первого коммутатора, первьй управл ющий вход которого соединен с входом установки в О сумматора частного и первым выходом блока микропрограммного управлени , второй выход которого соединен с вторым управл нщим входом первого и первым управл ющим входом третьего коммутагс торов и входом разрешени  записи сумматора частного, третий и /четверг тый выходы блока микропрограммного управлени  соединены с входами разрешени  записи регистров делимого и делител  соответственно, п тьй выход блока микропрограммного управлени  соединен с входом разрешени  : записи регистра старших разр дов де-- лител  и первым управл ющим входом второго коммутатора, второй управл ющий вход которого соединен с вторым управл ющим входом третьего коммутатора и шестым выходом блока микропрограммного управлени , седьмой выход которого  вл етс  выходом признака окончани  делени  устройства, отличающеес  тем, что, с целью сокращени  количества оборудовани , третий информационньш вход второго коммутатора соединен с выходом сумматора частного, информационный вход младших разр дов которого соединен с вторым информационным входом третьего коммутатора, третий управл ющий вход второго коммутатора соединен с вторым выходом блока микропрограммного управлени , выход п старших разр дов блока умножени   вл етс  выходом частного устройства (п - разр дность операндов ) .

Claims (1)

1. Устройство для деления', тения содержащее регистры делимого и делителя, сумматор частного, три коммутатора, вычитатель, регистр старших разрядов делителя, сумматор принудительного ок- 25 ругления делителя, узел вычисления обратной величины, блок умножения и блок микропрограммного управления, причем вход данных устройства соединен с информационным входом регистра jq старших разрядов делителя и первыми информационными входами первого и второго коммутаторов, выходы которых соединены с информационными входами регистров делимого и делителя соответственно, синхровходы которых сое динены с синхровходами сумматора частного блока микропрограммного управления, входом синхронизации устройства и регистра старших разрядов делителя, выход которого соединен с информационным входом сумматора принудительного округления делителя, вход переноса которого является входом логической единицы устройства, выход сумматора принудительного округления делителя соединен с входом узла вычисления обратной величит ны, выход которого соединен с первым информационным входом третьего коммутатора, второй информационный вход которого соединен с выходом старших разрядов регистра делимого, выход которого соединен с входом уменьшаемого вычитателя, вход вычитаемого которого соединен с вторым информационным входом второго коммутатора и выходом блока умножения, первый и второй информационные входы которого соединены с выходами третьего коммутатора и регистра делителя соответственно, выход вычитателя соединен с вторым информационным входом первого коммутатора, первый управляющий вход которого соединен с входом установки в 0 сумматора частного и первым выходом блока микропрограммного управления, второй выход которого соединен с вторым управляющим входом первого и первым управляющим входом третьего коммутап торов и входом разрешения записи сумматора частного, третий и /четверг тый выходы блока микропрограммного управления соединены с входами разрешения записи регистров делимого и делителя соответственно, пятый выход блока микропрограммного управления соединен с входом разрешения записи регистра старших разрядов де-< лителя и первым управляющим входом второго коммутатора, второй управляющий вход которого соединен с вторым управляющим входом третьего коммутатора и шестым выходом блока микропрограммного управления, седьмой выход которого является выходом признака окончания деления устройства, отличающееся тем, что, с целью сокращения количества оборудования, третий информационныйвход второго коммутатора соединен с выходом сумматора частного, информационный вход младших разрядов которого соединен с вторым информационным входом третьего коммутатора, третий управляющий вход второго коммутатора соединен с вторым выходом блока микропрограммного управления, выход η старших разрядов блока умножения является выходом частного устройства (п - разрядность операндов) .