SU1339553A1 - Устройство дл делени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике. Цель изобретени  - повышение достоверности вычислени  результата. Сущность изобретени  заключаетс  в использовании рекурсивного принципа вычислени  значений арифметической функции делени . Устройство дл  делени  содержит две схемы сравнени  1-2, итерационные блоки , в состав которых вход т схемы сравнени  4;, элементы И 5,--6; и реверсивные счетчики 7; , коммутаторы 11-13, 16, накапливающие сумматоры 14-15, 17 сумматор 18, входы .пуска 9, делимого 19, делител  20, логического нул  21, кбнстант 23-24. Устройство обеспечивает высокое быстродействие при отработке -малых приращений входных данных. 1 з.п., 3 ил., 1 табл. в (/) С у I

Description

Изобретение относитс  к вычислительной технике и может быть использовано в составе специализированных управл ющих или универсальных цифровых вычислительных машин, а также в качестве базового элемента при разработке различного типа распределенных вычислительных структур с повышенной достоверностью получени  результата и высоким быстродействием , при отработке малых приращений входных данных.

Цель изобретени  - повышение дос товерности вычислени  результата.

На фиг. 1 представлена функциональна  схема устройства дл  делени ; на фиг. 2 - пример выполнени  блока микропрограммного управлени ; на фиг. 3 временна  диаграмма работы устройства

Устройство дл  делени  (фиг. 1) содержит две схемы 1 и 2 сравнени , Первый и второй итерационные блоки 3, и 3,, содержащие схему 4; (1 1,2) .сравнени , два элемента И 5;-6;, реверсивный счетчик 7; , блок 8 микропрограммного управлени , вход 9 пуска , выход 10 готовности результата, третий, первый и вто15ой коммутаторы 111-13, первьш и второй накапливающие сумматоры 14 и 15, четвертый коммутатор 16, третий накапливающий сумматор 17, сумматор 18, входы 19 и 20 делимого и делител , вход 21 логического нул , выход 22 частотногоS входы 23 и 24 первой и второй констант, выход 25 Больше схемы 1 сравнени , выход 26 Меньше схемы 2 сравнени , выходы 27-44 блока 8.

Блок микропрограммного управлени  (фиг. 2) содержит генератор 45 импульсов, регистр 46, первый блок 47 пам ти, первый элемент задержки 48, второй блок 49 пам ти, элемент ИЛИ 50, второй элемент 51 задержки.

Работа устрйоства основана на рекурсивном принципе вычислени  значений арифметической функции делени 

у

(Z ---). При этом дл  рекурсивного

представлени  функции делени  используютс  лишь элементарные функции непосредственного следовани , непосредственного предшествовани , константы и оператор примитивной рекурсии. Вычисление значени  рекурсивно определенной функции делени  дл  заданных аргументов  вл етс  многошаговым процессом , похожим на метод последова

5

0

тельных приближений, так как при вычислении отслеживаетс  разность между исходными и заданными значени ми аргументов путем положительного или отрицательнот о наращивани  значений исходных аргументов. За счет отслеживани  разности удаетс  повысить достоверность рекурсивных вычислений , так как ошибочное значение аргумента можно рассматривать как его новое исходное значение. Рекурсивный метод вычислений становитс  самоисправл ющимс , помехоустойчивым за счет некритичности к единичным сбо м делимого X и- делител  У,

Работа устройства заключаетс  в вычислении по рекуррентным соотношени м , описывающим функцию делени , последующих значений функции дл  заданных аргументов, если известны предыдущие значени  функции. Рекуррентные соотношени  подраздел ютс  на шесть групп, кажда  из которых учитывает специфику потока данных,  в- значени ми аргументов (делимого и делител ) функции делени .

При организации вычислени  функции делени  по рекуррентным соотношени м будем считать (дл  .определенности ) , что при делителе, равном нулю , частное будет также равно нулю.

т.е.

-I- - о35

Если делимое X и делитель У увеличиваютс  одновременно, то используютс  дл  вычислени  значени  частного Z рекуррентные соотношени 

0

уи,

hu, S 1 + 1

; у;

h

+1

h;

+1

-t-2

(1)

45

если X и У уменьшаютс  одноверменно.

то

Уь

h

У; h;

(2)

55

если X увеличиваетс  или X - посто нное ., а У уменьшаетс , то

г; + 1 х| + g.

у, - 1

(3)

равно р, то и при делении любого целого числа & е х, X + У - 1 на У, результат, представленный р разр дами , также равен Z. Действительно, пусть Z - частное от делени  X на У, Z + 1 - частное от делени  на У. .Тогда С( X + У и дл  любых ,q)j результат делени  б на У будет равен

39553

Z. При вычислении по рекуррентным формулам.текущего значени  делимого х, признаком достижени  х заданного значени  X будет попадание. X в интервал х;, х; + У - ij . Операцию . делени  над дробными представлени ми делимого, делител  и частного можно путем предварительных преобразований 1Q свести к операции делени  над целочисленными представлени ми ее аргументов и функций.

Представим рекуррентные соотноше- ни  (1) - (6) несколько иначе, Вве- 15 Дём новые переменные & и Ь; , при этом а; 5; Ь; . Эти переменные имеют

преобразуютс  в следующие:

Если X X., У а;, У Ь, то в качетстве у; примем а;, в качестве 55 Z; - b; , рекуррентные соотношени  будут:

3; Ь;

-Ь h, + 1 + 1

(7)

числу n разр дов двоичного представлени  входных операндов и частного.

Это св зано с необходимостью предварительного сдвига делимого на n разр дов влево.

Отслеживание разности между исходным и заданным значением делител - .путем наращивани  исходного значени  делител  осуществл етс  с помощью блоков 3, и 3 .

Услови  завершени  рекурсивного процесса вычислени  частного и выбор соответствующих рекуррентных соотношений , по которым должны производить- с  вычислени  частного, осуществл ютс с помощью блока 8.

Устройство работает следующим.об- разом.

Исходное состо ние задаетс  сигналом системного сброса, по которому выходы блоков 3, и 3 устанавливают

щие сигналы с выходов блока 8 отсутствуют , а сигнал готовности на его выходе 10 устанавливаетс  в единичное состо ние. Выход сумматора 17 устанавливаетс  в нулевое состо ние, а в сумматоры 14 и 15 записываетс  код числа 1 и -1 соответственно.

После поступлени  операндов X и У соответственно на входы делимого и делител  на выходах схем 1 и 2 сравнени  и на сигнальных выходах блоков 3, и 3 будет находитьс  информаци  о соотношени х между значени ми поступивших операндов и исходными значени ми делимого и делител , хран щихс  соответственно в сумматоре 17 и блоках 3 , и 3. После поступлени  единичного сигнала пуска ST 1 на вход 9 блока 8 с его выхода управл ющие сигналы подготавливают накапливающие сумматоры 14, 15 и 17 и блоки 3( и 3ji на вычисление частного в соответствии с рекуррентными соотношени ми (7)-(15). Управл ющим сигналом с выхода блока 8 на выход коммутатора 11 подключаетс  информационный выход того итерационного блока, в котором находитс  текущее значение делител .

Выбор блоком 8 блоков 3 и 3 о.тВ начале работы, после установлени  на входах 25-30 информации, определ ющей состо ние его выходов, на первый вход 9 поступает единичньй импульсный сигнал, передним фронтом которого запускаетс  генератор 45.

водимого дл  хранени  текущего значени  делител  и дл  хранени  текущего значени  частного производитс  ис- 55 По переднему фронту импульса информа- ход  из следующего. Так как в блоке ци  с входов 25-30 записываетс  в ре- 3, содержитс  информаци  о перемен- гистр 46 и устанавливаетс  на входах ной а , а в блоке 3 о переменной b и блока 47 пам ти. При этом на выходах

а j: Ь, то: если значение делител  на входе устройства дл  делени  больше , чем значени , хран щиес  в блокак

10

с

0

30

35

40

50

2

ТО В качестве итерационного

3, и 3

блока делител  выбираетс  элемент 3,, а частного - элемент 3,, если значение делител  на входе устройства меньше , чем значени  хран щиес  в блоках 3, и 3 , то в качестве итерационног о блока делител  выбираетс  элемент 3 , а частного - элемент 3 , если значение делител  на входе устройства больше, чем значение, хран щеес  в одном из блоков 3, или 3j, и меньше, чем значение, хран щеес  в другом, последний выбираетс  в качестве итерационного блока делител .

Така  организаци  позвол ет существенно сократить врем  выполнени  вычислительного процесса.

С задержкой, определ емой временем установки накапливающих сумматоров 14, 15 и 17, на выходах 43 и 44 25 блока 8 формируетс  двухтактна  последовательность синхронизирующих сигналов.

При равенстве текущих значений делимого и делител  заданным, установленным на входе устройства дл  делени , с выходов 25-30 в блок 4 управлени  поступают нулевые сигналы. При этом сигналом с выхода блока 8 на вы - ход коммутатора 11 подключаетс  информационный выход того итерационного блока, в котором находитс  вычисленное значение частного. Соответст-: венно в другом итерационном блоке будет содержатьс  достигнутое значение делител . Одновременно на выходе 10 блока 8 сформируетс  единичный сигнал, свидетельствующий о готовности результата.

Работа устройства иллюстрируетс  таблицей, в которой знак - означа- ет отсутствие сигнала, - любое состо ние.

Работа блока 8 происходит следующим образом.

В начале работы, после установлени  на входах 25-30 информации, определ ющей состо ние его выходов, на первый вход 9 поступает единичньй импульсный сигнал, передним фронтом которого запускаетс  генератор 45.

55 По переднему фронту импульса информа- ци  с входов 25-30 записываетс  в ре- гистр 46 и устанавливаетс  на входах блока 47 пам ти. При этом на выходах

913

31-42 образуетс  комбинаци  сигналон котора  настраивает в соответствии с таблицей накапливающие сумматоры 14, 15 и 17 и коммутатор 11. Эти сигналы подготовл ют также блоки 3 и 3 дл  последующего суммировани  или вычитани  единицы °в них в соответствии с таблицей. С задержкой, определ емой временем установки сумматоров 14, 15 и 17-, с выхода элемента 48 задержки поступает импульсный сигнал, по единичному значению которого на четвертом (п том) выходах блока 8 формируетс  единичный сигнал, кото- рый проходит через элемент ИЛИ 50 и Элемент 51 задержки. При этом соответствующие выходы блока 8 переход т в единичное состо ние, которое сохран етс  до момента прекращени  дей- стви  единичного сигнала на первом входе блока. Задержка на элементе 51 необходима дл  обеспечени  надежной Последовательности срабатывани  накапливающего сумматора 17 относитель- но накапливающих сумматоров 14 и 15. При образовании единичного сигнала на выходе 10 он поступает на вход останова генератора 45 импульсов, свидетельству  о готовности результа- та.

В блоках 3, и 3 на счетчиках 7 хран тс  предьщущие значени  делител  и частного. Если на информационный вход блоков 3, и 3j поступает значение делител , не совпадающее со значением, хран щимс  в счетчике 7, схема 4 сравнени  вырабатывает соответствуюпще сигналы, поступающие йа сигнальные выходы блоков 3. С уче- ТОМ этих сигналов в следующем такте вычислений сигналом с управл ющего входа блока 3 будет подготовлен один из элементов И 5 или 6 (или не подготовлен ни один, если измен ть содержание итерационного блока не требуетс ) . В следующем такте работы устройства дл  делени  сигнал с синхронизирующего входа блока 3 через подготовленньй ранее элемент И 5 или 6 поступает соответственно на суммирующий или вычитающий входы счетчика 7, производ  изменени  на единицу хран щегос  в нем значени . Новое текущее значение со счетчика 7 посту- пает На вход схемы 4 сравнени  дл  сравнени  с входным значением делител  . .

5 5 n

5

5

0

5

5310

Claims (2)

1. Устройство дл  делени , содержащее первый итерационный блок, два коммутатора, первую схему сравнени  и блок микропрограммного управлени , первый и второй выходы которого соединены с управл ющими входами первого и второго коммутаторов соответственно , выход Больше первой схемы сравнени  соединен с первым входом признака перехода блока микропрограммного управлени , отличающее- с   тем, что, с целью повьщ1ени  достоверности вычислени  результата, в него введены вторые схема сравнени  и итерационный блок, три накапливающих сумматора, третий и четвертый коммутаторы и сумматор, причем вход делимого устройства соединен с входами .старших разр дов первого операнда первой и второй схем сравнени , входы младщих разр дов первых операндов которых соединены с входом логического нул  устройства, вход делител  которого соединен с информационными входами первого и второго итерационных блоков, первые и вторые выходы которых соединены с второго по п тый входами признаков перехода блока микропрограммного управлени , шестой вход признака перехода которого соединен с выходом Меньше второй, схемы сравнени , вход пуска устройства соединен с входом запуска блока микропрограммного управлени , третий выход которого соединен с управл ющим входом третьего коммутатора, первый и второй информационные входы которого соединены с,третьими выходами первого и второго итерационных блоков соответственно, синхровходы которых соединены с синхровходами первого и второго накапливающих сумматоров и с четвертыг выходом блока микропрограммного управлени , п тьм и щестой выходы которого соединены с входами разрешени  суммировани  и вычитани  первого итерационного блока , седьмой и восьмой выходы блока микропрограммного управлени  соединены с входами разрешени  суммировани  и вычитани  второго итерационного блока, вход первой константы устройства соединен с первыми информационными входами первого и второго коммутаторов , вторые информационные входы KOTOpbix соединены с входом второй

константы устройства, выходы первого и второго коммутаторов соединены с информационными входами первого и второго сумматоров соответственно, выходы которых соединены с первыми вторым информационными входами четвертого коммутатора, третий информационный вход -которого соединен с выходом третьего коммутатора, с выходом частного устройства и с первым информационным входом сумматора, второй информационный вход которого соединен с входом второго операнда второй схемы сравнени  и выходом третьего накапливающего сумматора, информационный вход которого соединен с выходом четвертого коммутатора, первый и второй управл ющие входы которого соединены с дев тым и дес тым выходами блока микропрограммного управлени , одиннадцатый и двенадцатый выходы которого соединены с входами разрешени  работы первого и второго накапливающих сумматоров соответственно , тринадцатый и четырнадцатый выходы блока микропрограммного управлени  соединены с входом разрешени  работы и синхровходом соответственно

Q

5

0

третьего накапливающего сумматора, вход второго операнда первой схемы сравнени  соединен с выходом сумматора , п тнадцатый выход блока микропрограммного управлени  соединен с выходом готовности результата устройства .

2. Устройство по п. 1, о т л и - ч а ю щ е е с   тем, что каждьй итерационный блок содержит схему сравнени , два элемента И и реверсивный счетчик, причем информационный вход блока  вл етс  входом первого операнда схемы сравнени , выходы Больше и Меньше которой соединены с первым и вторым выходами блока соответственно, синхровход блока соединен с первыми входами первого и второго элементов И, выходы которьк соединены со счетным и вычитающим входами соответственно реверсивного счетчика, выход которого соединен с входом второго операнда схемы 5 сравнени  и  вл етс  третьим выходом блока,,входы разрешени  суммировани  и вычитани  блока соединены с вторыми входами первого и второго элементов И соответственно.

f4

(Л

чО

со

о

4ro

S

to I

го

-

S ел

s:

to

(Л

s

СЛ

SI

I

in

s

CO

(М 1Л

i

1Л

i

Й

s

to

S to

;s s: s

СЛ(Л V5

H

о

H

u

-.Г--rНИН U U О

и о

H

и

f- c r H H H

и cj cj

ч)- сЛ -

ro «

-3- - I

о о о

0-0

- о о

Oxaffff

ru2S

RSZ6 быхад злеиенгй

Выпад yfitt

6ым1Г

йьТшГЩ Выход aaeffefffd У

бьмдю КА

(риг.-З

Составитель Н.Маркелова Редактор Е.Папп Техред М.Дидык Корректор А.Т ско

Заказ 4223/39 Тираж 672 . Подписное ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

-Производственно-полиграфическое предпри тие, г, Ужгород, yfi. Проектна , 4