SU1164696A1 - Вычислительное устройство - Google Patents

Вычислительное устройство Download PDF

Info

Publication number
SU1164696A1
SU1164696A1 SU833644702A SU3644702A SU1164696A1 SU 1164696 A1 SU1164696 A1 SU 1164696A1 SU 833644702 A SU833644702 A SU 833644702A SU 3644702 A SU3644702 A SU 3644702A SU 1164696 A1 SU1164696 A1 SU 1164696A1
Authority
SU
USSR - Soviet Union
Prior art keywords
inputs
output
input
outputs
adders
Prior art date
Application number
SU833644702A
Other languages
English (en)
Inventor
Владимир Николаевич Синенко
Евгений Иванович Духнич
Валерий Дмитриевич Бартошевский
Виктор Владимирович Владимиров
Борис Константинович Орлов
Original Assignee
Предприятие П/Я Г-4897
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я Г-4897 filed Critical Предприятие П/Я Г-4897
Priority to SU833644702A priority Critical patent/SU1164696A1/ru
Application granted granted Critical
Publication of SU1164696A1 publication Critical patent/SU1164696A1/ru

Links

Landscapes

  • Complex Calculations (AREA)

Abstract

ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее первый. второй и третий сдвиговые регистры, первый, второй, третий и четвертый коммутаторы, семь сумматоров-вычитателей, причем выходы младших разр дов первого, второго и третьего сдвиговых регистров соединень с первыми входами операндов соответственно первого, второго и третьего сумматоров-вычи- тателей, вторые входы операндов которых соединены с выходами соответственно первого, третьего коммутаторов и входом угловьрс значений устройства , разр дные выходы первого и вто- рого сдвиговых регистров соединены с информационными входами соответственно первого, второго и третьего, четвертого коммутаторов, выходы первого и второго сумматоров-вычитателей соединены с первыми входами операндов соответственно четвертого и п того сумматоров-вычитателей, вторые входы операндов которых соединены с вы:ходами соответственно третьего и первого коммутаторов, выходы четвертого и второго коммутаторов соединены с первыми входами операндов соответственно шестого и седьмого сумматоров-вычитателей , выходы которых соединены с информационными входами соответственно первого и второго сдвиговых регистров, выход третьего сумматора-вычитател  соединен с информационным входом третьего сдвигового регистра, выходы четвертого и п того сумматоров-вычитателей соединены с вторыми входами операндов соответственно шестого и седьмого сумматоров-вычитателей, отличающеес  тем, что, с целью расширени  функциональных возможнос (Л тей за счет умножени  и делени  координат на произвольные коэффициенты , устройство содержит сдвиговые регистры с четвертого по седьмой, п тый, шестой и седьмой коммутаторы, первый, второй и третий .сумматоры, вычитатели с первого по четвертый, злемент задержки и блок управлени , 9д 4 причем блок управлени  содержит дешифратор , генератор тактовых импульсов , двоичный счетчик, элемент 2-2ИЭд :о 9) -ШШ-НЕ, элемент 2-ЯИ-ИГШ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй элементы .И, элемент НЕ, причем первый выход деошфратора соединен с первым и вторым входами элемента 2-2И-ИЛИ-НЕ и с первыми входами первого элемента И и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй выход дешифратора соединен с третьим входом элемента 2-2И-ИЛИ-НЕ, выход которого соединен с вторым входом элемента ИСКЛЮЧАЩЕЕ ИЛИ, которого соединен с вторым входом первого элемента И и входом

Description

элемента НЕ, третий выход дешифратора соединен с четвертым входом элемента 2-2И-ИЛИ-НЕ, четвертый выход дешифратора соединен с первым входом второго элемента И, второй вход которого соединен с выходом первого элемента И, выход элемента НЕ соединен с BjiKOfiOM второго элемента И,; выход генератора тактовых импульсов соедине .н со счетным входом двоичного счетчика, первьй вход элемента 2-2И-ШШ соединен с информационным выходом третьего сумматора-вычитател , второйвход элемента 2-2И-И11И соединен с информационным выходом седьмого сумматора-вычитатеЛ , первый вход дешифратора соединен с выходом четвертого, вычитател , второй вход дешифратора соединен с выходом третьего вычитател  устройства, третий вход дешифратора соединен с выходом третьего сумматора , выходы разр дов двоичного счетчика соединены с управл ющими входами первого, второго, третьего, четвертого и седьмого коммутаторов, четвертый выход.дешифратора Соединен с управл ю1 сими входами третьего, четвертого и п того сумматоров-вычитате- лей, выход второго элемента И соединен с управл кщими входами шестого и седьмого сумматоров-вычитателей, выход первого элемента И соединен с управл кщими входами первого и второго сумматоров-вычитателей и п того и шестого коммутаторов, причем третий
вхрд и четвертый инверсный вход эле- дом.
мента 2-2И-ЙЛИ соединены с входами выбора операций устройства, причем выходы младших разр дов четвертого, п того, и шестого сдвиговых регистров соединены соответственно с первым, вторым и третьим входами п того коммутатора , разр дные выходы четвертого , п того и шестого сдвиговых ре .гистров соединены соответственно с первым, вторым и третьим информационными входами шестого коммутатора, выход шестого коммутатора соединен с информационным входом седьмого коммутатора , выход которого соединен с входом элемента задержки, выход которого соединен с первыми входами операндов первого сумматора и первого вычитател , выходы которых соединены с информационными.входами соответственно п того и шестого сдвиговых регистров, информационный вход четвертого сдвигового регистра соединен с выходом п того коммутатора, вторьми входами операндов первого и второго сумматоров и первого, второго и четвертого вычитателей, выход седьмого коммутатора соединен с первьми входами операндов второго сумматора и второго вычитател , выходы которых соединены с первыми входами операндов третьего сумматора и третьего вычитател , вторые входы операндов которого соединены с выходом младшего разр да седьмого сдвигового регистра и его информационным . вхо
. : 1 , , .
Устройство относитс  к вычислительной технике, предназначено дл  . построени  на его основе специализированных ЦВМ.
Известно арифметическое устройство , работающее с информацией, представленной в виде векторов, предназначенное дл  решени  задач, содержащих большое количество тригонометрических функций l3«
Недостатком устройства  вл етс  . представление результатов вычислейий в масштабе .
Известно арифметическое устройство 2j, работан цее по усовершенствованному алгоритму Волдера:
Vw.y;-4;y,2;%f;.;245,,,,,2--
.t2 , -.q.y;2 ,(1)
где ; «sign дл  вычислени  значений
у sy cositf+x sincf -y;lsin(f Недостатком таких устройств  вл  етс  отсутствие возможности умножени и/или делени  координат на произволь ные коэффициенты. Цель изобретени  - расширение фун кциональных возможностей устройства за счет вычислени  выражений вида: У cos(p+x;sin f ) Л X (,-sintf) 0 arctg y, /X,. При устройство позвол ет произ- водить умножение координат на число А с компенсацией изменени  масштаба, а при - деление координат век тора на константу Z. Поставленна  цель достигаетс  тем, что.в вычислительное устройство , содержащее первый, второй « третий сдвиговые -регистры, первый, второй, третий и четвертый коммутаторы , семь сумматоров-вычитателей, причем выходы младших разр дов первого , второго и третьего сдвиговых регистров соединены с первыми входами операндов соответственно первого, второго и третьего сумматоров-вычитателей , вторые входы операндов которых соединены с выходами соответст венно первого, третьего коммутаторов и входом угловых значений устройства разр дные выходы первого и второго сдвиговых регистров соединены с информационными входами соответственно первого, второго, третьего и четвертого коммутаторов, выходы первого и второго сумматоров-вычитателей соеди нены с первыми входами операндов соответственно четвертого и п того сумматоров-вычитателей, вторые входы операндов которых соединены с выхода ми соответственно третьего и первого коммутаторов, выходы четвертого и второго 1соммутаторов соединены с первыми входами операндов соответственно шестого и седьмого сумматороввычитаталей , выходы которых соединены с информационными входами соответ ственно первого и второго сдвиговых регистров, выход третьего сумматора- вычитател  соединен с информационным входом третьего сдвигового регистра. выходы четвертого и п того сумматоров-вычитателей соединены с вторыми входами операндов соответственно шестого и седьмого сумматоров-вычитателей , дополнительно введены сдви-.говые регистры с четвертого по седьмой , п тый, шестой и седьмой коммутаторы , первьш, второй и третий сумматоры , вычитатели с первого по четвертьй , элемент задержки и блок уп- . равлени , причем блок управлени  содержит дешифратор, генератор тактовых импульсов, двоичный счетчик, элемент 2-2И-ИЛИ-НЕ, элемент 2-2И-ИЛИ, элемент ИСКЛЮЧМШЩЕ ИЛИ, первый и второй элементы И, элемент НЕ, причем первый выход, дешифратора соединен с первым и вторым входами элемента 2-2И-Ш1И-НЕ и с первьп«ш входа.ми первого элемента И и элемента ИСКЛКЬ ЧАЩЕЕ ИЛК, второй выход дешифратора соединен с третьим входом элемента 2-2И-ИЛИ-НЕ, выход которого сое- . динен со вторьм входом элемента ИСКЛЮЧАЩЕЕ ИЛИ, выход которого соединен с вторым входом .первого элемента И и входом элемента, НЕ, третий выход деншфратора соединен с четвертым входом элемента 2-2И-Ш1И-НЕ, четвертый выход дешифратора соединен с первым входом второго элемента И, . второй вход которого соединен с выходом первого элемента И, выход элемента НЕ соединен с выходом второго элемента И, выход генератора тактовых импульсов соединен со счетным входом двоичного счетчика, первый вход элемента 2-2И-ШШ соединен с информационным выходом третьего сумматора-вычитател , второй вход элемента 2-2И-ИЛИ соединен с информационным выходом седьмого сумматора-вы-. читател , первый вход дешифратора соединен с выходом четвертого вычита- тел , второй вход дешифратора соединен с выходом третьего вычитател , третий вход дешифратора соединен с выходом третьего сумматора, выходы разр дов двоичного счетчика соединены с управл кицими входами первого, второго , третьего, четвертого и седьмого коммутаторов, четвертый выход дешифратора соединен с управл ющими входами третьего, четвертого и п того сумматоров-вычитателей, выход второго элемента И соединен с управл кмцими входами шестого и седьмого сумматоров-вычитателей , выход первого элемента И соединен с управл ющими входами первого и второго сумматоров-вы читателей и п того и шестого комму таторов, третий вход и четвертьй инверсный вход элемента 2-2И-ИЛИ соеди нены с входами выбора операций устройства , причем выходы младших разр дов четвертого, п тога и шестого сдвиговых регистров соединены соответствен но с первым, вторым и третьим входами п того коммутатора, разр дные выход четвертого, п того и шестого.сдвиговых регистров соединены соответственно с .первым, вторым и третьим информациоиными входами шестого коммутатора, выход шестого коммутатора соединен с информационным входом седьмого комму татора, выход которого соединен с входом элемента задержки, выход которого соединен с первьвми входами операн ;ов первого сумматора и первого вычитател , информационные выходы которых соединены с информационными входами соответственно п того и шеетого сдвиговых регистров, информационный вход ч-етвертого -сдвигового регистра соединен с выходом п того коммутатора, вторыми входами операндов первого и второго сумматоров и первого, второго и четвертого вычитателей , выход седьмого коммутатора соединен с первыми входами операндов второго сумматора и второго вычитате л , выходы которьк соединены с первы ми входами операндов третьего сумматора и третьего вычитател , вторые входы операндов которого соединены с выходом младшего разр да седьмого сдвигового регистра и его информациоиным входом. На фигЛ представлена структурна  схема вычислительного устройства, на фиг.2 - структурна  схема блокауправлени  29; на фиг.З - алгоритм работы устройства. Устройство содержит регистры , сумматоры-вычитатели 8-14, коммутаторы 15-21, сумматоры 22-24, вычитатели 25-28, блок управлени  29, выход устройства 30, входы и выходы блока 20 управлени  31-39, элемент задержки 40, вьрсод устройства 41. Блок управлени  29 содержит генератор тактовых импульсов 42, двоичный счетчик 43, элемент 2-2И-ИЛИ-НЕ 44, элемент 2-2И-ШШ 45, элемент ИСКПЮЧАВДЕЕ ИЛИ, 46, первый и второй элементы И 47 и 48, элемент НЕ 49, дешифратор 50. Работу устройства можно описать итерационным алгоритмом: --i - --1 . -2i -ж-;Ч.,г у;-2 r., ,.x.2-.d,,,x.2 ,2.5 Г Z;2 , еслиб 1, если d 0, Z.-t- О I-Z-2 если d- -1, г- sign 9- дл ,вычислений (2) . (9,) ; sign у; дл  вычислений (3) (е,о) + 1, если .2 - Л,- , (5.I-. О, если е- -А; -1, если 2; - 7 -, i -sign(Z;-A), . J(- -sign(Z;-(- ;Zi2 -А), (,2,...,n;d 0) На каждой итерации происходит поворот координат на угол V: .с изменением их масштаба и проверкой сходности итерационного процесса (проверка равенства Z ). При вычислении соотношений (2) устройство работает следующим образом . Текущие значени  координат x.,j, у, угла б и величин , Z, z и А хран тс  в регистрах 1-7 соответственно . С начала очередной итерации блок управлени  на свои выходы выдает сигналы в соответствии с алгоритмом, представленным на фиг.3. . Коммутаторы 15, 17 соедин ют свои входы с выходами регистров 1,2 таким образом, чтобы на входах сумматороввьгчитателей 8, 9 по вились операнды X, у, сдвинуть|е на i разр дов вправо, а коммутаторы 16, 18 таким образом, чтобы операнды сдвинулись на 21 разр да . Су1«4аторы-вычнтатели 11-14 по управл кхцим сигналам с блока 29 вьщают значени  координат х{ , у,, , которые записываютс  в регистры 1 и. 2. По сигналу (i,|Y с выхода 39 блока 29 коммутаторы 19 и 20 выдают на свои выходы значени  Ц, выбрав его из /величин Z., Z, Z.. Коммутатор 21 сдвигает это значение на (1+1) разр дов и передает его на сумматор 23 и вычитатель дл  образовани  значений (Z, Z;;;2 ) . 7 Одновременно с выкода. элемента 40 получаетс  значение , которое поступает на сумматор 22 и вычитател 25 дл  образовани  соответственно ве личин z- и Z , которые записыва ютс  в регистры 5 и 6. В регистре 4 остаетс  значение Z, . На вход 30 устройства поступает величина е({ и сумматор-вычитатель 10.выдает значение 9; , которое запишетс  в регистр 3. Величина А поступает из регистра 7 на сумматор 24 и вычитатели 27 и 28 дл  вычислени  соответственно величин (ZiZ 2-А) и (Z(-A), кото-. рые поступают в блок 29 по входам 35, 34, 33 дл  определени  величины XJ и Z-. Необходимость определени  трех значений Z- св зана с. тем обсто тельством , что в текущей итерации величины (j. еще не известна и определ етс  в блоке 29 только пе- ред следующей итерацией. Реализаци  вычислений (3) происходит аналогичным образом, за исклкг чением того, что в блоке 29 величина определ етс  по знаку координат yj, снимаетс  с входа 32. 1 После дополнени  всех итерацииповорота выступа значени  координат получаютс  умноженными на числа А ./ или поделенными на Z без дополнительного удлинени  в k раз. Коммутаторы 15, 16 или 21 могут представл ть собой, например, мультиплексоры , имеюпще управл ющий вход дл  номера итерации, п информащюнных входов и один выход. Они соедин ют один из входов с выходом. Так, по номеру итерации крммутатор 21 вы- 40 дает значе1ше , которое и по96 .8 ступает на блок задержки 40, сумматор 23 и вычитатель 26 дл  сложени  (вычитани ) с величиной Z, . Коммутаторы 19 и 20. отличаютс  друг от друга тем, что первый получает на входах и выдает на выходе последовательные коды чисел , . а второй - параллельные. Схемна  реализаци  коммутаторов зависит от способа кодировани  величины С . Схема блока управлени  может быть синтезирована известными инженерными приемами как микропрограммный автомат по MHKponporpafoie, приведенной на фиг.З. На фиг.2 приведена схема блока управлени , котора  содержит дешифратор знака операнда, генератор, счетчик СТ2 и логические схемы. Элемент DC1 дешифратора 50 служит дл  определени  величины по знаку операнда со входа 33, а элементы DC2 и DC3 дешифратора 50 - величины . Эти величины подаютс  на схему логической равнозначности, с выхода которой получаетс  сигналс 0 . с. помощью коньюнктора определ етс  по знаку g . Сигнал d подаетс  на выход 39. Элемент DC4 дешифратора 50 предназначен дл  определени  величины F по знаку б или у, поступающим на входы 31 или 32. Элемент 48 предназначен дл  определени  знака величины d , котора .вместе с сигналом Г 0 подаетс  на выход 38. Генератор G служит дл  выдачи импульсов с частотой выполнени  итерации . Эти импульсы пересчитываютс  счетчиком 43, который по выходу 36 вьщает код номера итерации. Сигналы начальной установки блока не показаны .
U9,J
Д-Л
33
35
Операци  (3) или (t)
HI
2
«
V5
1
&
33
TTji
ч
- . ft9
81 B
38 -r-о
37 -о
фиг. 2

Claims (1)

  1. ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее первый., второй й третий, сдвиговые регистры, первый, второй, •третий и четвертый коммутаторы, семь сумматоров-вычитателей, причем выходы младших разрядов первого, второго и третьего сдвиговых регистров соединены с первыми входами операндов соответственно первого,
    I второго и третьего сумматоров-вычитателей, вторые входы операндов которых соединены с выходами соответственно первого, третьего коммутаторов и входом угловых значений устройства, разрядные выходы первого и второго сдвиговых регистров соединены с информационными входами соответственно первого, второго и третьего, четвертого коммутаторов, выходы первого и второго сумматоров-вычитателей соединены с первыми входами операндов соответственно четвертого и пятого сумматоров-вычитателей, вторые входы операндов которых соединены с вы:ходами соответственно третьего и первого коммутаторов, выходы четвертого и второго коммутаторов соединены с первыми входами операндов сорт- . ветственно шестого и седьмого сумматоров-вычитателей, выходы которых соединены с информационными входами соответственно первого и второго сдвиговых регистров, выход третьего сумматора-вычитателя соединен с информационным входом третьего сдвигового регистра, выходы четвертого и пятого сумматоров-вычитателей соединены с вторыми входами операндов соответственно шестого и седьмого сумматоров-вычитателей, отличающееся тем, что, с целью © расширения функциональных возможностей за счет умножения и деления координат на произвольные коэффициенты, устройство содержит сдвиговые регистры с четвертого по седьмой, пятый, шестой и седьмой коммутаторы, первый, второй и третий сумматоры, вычитатели с первого по четвертый, элемент задержки и блок управления, причем блок управления содержит дешифратор, генератор тактовых импульсов, двоичный счетчик, элемент 2-2И-ИЛИ-НЕ, элемент 2-2.И-ИПИ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй элементы И, элемент НЕ, причем первый выход дешифратора соединен с первым и вторым входами элемента 2-2И-ИЛИ-НЕ и с первыми входами первого элемента И и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй выход дешифратора соединен с третьим входом элемента 2-2И-ИЛИ-НЕ, выход которого соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, вы*· ход которого соединен с вторым входом первого элемента И и входом элемента НЕ, третий выход дешифратора соединен с четвертым входом элемента 2-2И-ИЛИ-НЕ, четвертый выход дешифратора соединен с первым входом второго элемента И, второй вход которого соединен с выходом первого элемента И, выход элемента НЕ соединен с выходом второго элемента И,; выход генератора тактовых импульсов соединен со счетным входом двоичного счетчика, первый вход элемента 2-2И-ИЛИ соединен с -информационным выходом третьего сумматора-вычитателя, второйвход элемента 2-2И-ИЛИ соединен с информационным выходом седьмого сумматора-вычитателя, первый вход дешифратора соединен с выходом четвертого, вычитателя, второй вход дешифратора соединен с выходом третьего вычитателя устройства, третий вход дешифратора соединен с выходом третьего сумматора, выходы разрядов двоичного счетчика соединены с управляющими входами первого, второго, третьего, четвертого и седьмого коммутаторов, четвертый выход.дешифратора соединен с управляющими входами третьего, четвертого и пятого сумматоров-вычитателей, выход второго элемента И соеди‘нен с управляющими входами шестого и седьмого сумматоров?-вычитателей, выход первого элемента И соединен с управляющими входами первого и второго сумматоров-вычитателей и пятого и шестого коммутаторов, причем третий вход и четвертый инверсный вход эле мента 2-2И-ИЛИ соединены с входами выбора операций устройства, причем выходы младших разрядов четвертого, пятого, и шестого сдвиговых регистров соединены соответственно с первым, вторым и третьим входами пятого коммутатора, разрядные выходы четвертого, пятого и шестого сдвиговых регистров соединены соответственно с первым, вторым и третьим информационными входами шестого коммутатора, выход шестого коммутатора соединен с информационным входом седьмого коммутатора, выход которого соединен с входом элемента задержки, выход которого соединен с первыми входами операндов первого сумматора и первого вычитателя, выходы которых соединены с информационными.входами соответственно пятого и шестого сдвиговых регистров, информационный вход четвертого сдвигового регистра соединен с выходом пятого коммутатора, вторыми входами операндов первого и второго сумматоров и первого, второго и четвертого вычитателей, выход седьмого коммутатора соединен с первыми входами операндов второго сумматора и второго вычитателя, выходы которых соединены с первыми входами операндов третьего сумматора и третьего вычитателя, вторые входы операндов которого соединены с выходом младшего разряда седьмого сдвигового регистра и его информационным . входом .
SU833644702A 1983-09-27 1983-09-27 Вычислительное устройство SU1164696A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU833644702A SU1164696A1 (ru) 1983-09-27 1983-09-27 Вычислительное устройство

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU833644702A SU1164696A1 (ru) 1983-09-27 1983-09-27 Вычислительное устройство

Publications (1)

Publication Number Publication Date
SU1164696A1 true SU1164696A1 (ru) 1985-06-30

Family

ID=21082686

Family Applications (1)

Application Number Title Priority Date Filing Date
SU833644702A SU1164696A1 (ru) 1983-09-27 1983-09-27 Вычислительное устройство

Country Status (1)

Country Link
SU (1) SU1164696A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Авторскре свидетельство СССР 796844, кл. G 06 F 7/38, 1981. 2. Парини. Система ДИВИК дл решени смежных навйгационньпс задач,- Электроника, 1966, № 18, с. 30-33 (прототип).. *

Similar Documents

Publication Publication Date Title
SU1164696A1 (ru) Вычислительное устройство
US3489888A (en) Floating point look-ahead binary multiplication system utilizing two's complement notation for representing negative numbers
US3319057A (en) Parallel division with separate carry storage
SU1280624A1 (ru) Устройство дл умножени чисел с плавающей зап той
SU1756887A1 (ru) Устройство дл делени чисел в модул рной системе счислени
SU1339553A1 (ru) Устройство дл делени
SU593211A1 (ru) Цифровое вычислительное устройство
SU1401448A1 (ru) Устройство дл реализации булевых симметричных функций
RU2069009C1 (ru) Суммирующее устройство
SU1156067A1 (ru) Устройство дл вычислени @
SU1170448A1 (ru) Вычислительное устройство
SU662939A1 (ru) Устройство дл умножени
SU1018123A1 (ru) Устройство дл быстрого преобразовани фурье
SU1388852A1 (ru) Устройство дл умножени
SU1001090A1 (ru) Вычислительное устройство
SU1012245A1 (ru) Устройство дл умножени
SU1432512A1 (ru) Конвейерное вычислительное устройство
SU1649537A1 (ru) Устройство дл умножени
SU1325468A1 (ru) Вычислительное устройство
SU1072040A1 (ru) Устройство дл делени двоичного числа на коэффициент
SU877529A1 (ru) Устройство дл вычислени квадратного корн
US5483477A (en) Multiplying circuit and microcomputer including the same
RU1795456C (ru) Устройство дл делени чисел
SU1287175A1 (ru) Устройство дл быстрого преобразовани Фурье
SU926661A1 (ru) Устройство дл контрол сумматора-вычитател последовательного действи