RU2069009C1

RU2069009C1 - Суммирующее устройство

Info

Publication number: RU2069009C1
Application number: RU93054701A
Authority: RU
Inventors: Л.И. Виневская; О.Б. Станишевский; А.В. Ерохин; О.А. Рыжих
Priority date: 1993-12-07
Filing date: 1993-12-07
Publication date: 1996-11-10

Abstract

Изобретение относится к вычислительной технике, а именно к цифровой обработке сигналов и данных, а также решению задач математической физики. Технический результат, достигаемый при осуществлении изобретения, состоит в том, что точность вычислений устройства в случае ненормированных чисел составляет n/2+2, где n - разрядность операндов. Для достижения указанного технического результата в суммирующее устройство, содержащее блок задержки 3, входной коммутатор, состоящий из сумматора 6 порядков и коммутатора 7 порядков, счетчик 8 порядков, сумматор 12 мантисс, элементы 13 задержки нормализации, блок 14 анализа мантисс, два триггера 18 управления нормализацией, элемент И-ИЛИ 21, введены входной блок 4 элементов И-ИЛИ, коммутатор 5 мантисс, регистр 9 управления, дополнительный (третий) элемент задержки блока 13 нормализации, блок 20 элементов И нормализации, блок 23 результата. 2 з. п. ф-лы, 6 ил., 1 табл.

Description

Изобретение относится к области вычислительной техники, а именно цифровой обработке сигналов и данных и решению задач математической физики, и может найти применение в конвейерных потоковых машинах и микропроцессорных вычислительных системах.

Известно устройство для сложения и вычитания чисел в избыточной двоичной системе счисления (см. а.с. СССР N 453691, опубликованное в 1974 г. официальным бюллетенем N 46, заявленное в 1973 г.), содержащее в каждом разряде блок формирования отрицательной суммы, блок формирования положительного переноса, блок формирования положительной суммы, блок формирования отрицательного переноса, присутствуют эти блоки в заявляемом техническом решении в схеме сумматора мантисс, триггер хранения результата. Операнды представлены в избыточной двоичной системе счисления.

Недостатком этого устройства является малый диапазон представления чисел, предварительное сложное масштабирование при подготовке задачи.

Причины недостатков использование фиксированной запятой обрабатываемых чисел.

Известно устройство сложения-вычитания неизбыточного и избыточного аргументов в двоичной система счисления (см. а.с. 407308, опубликованное в 1973 г. в официальном бюллетене N 46, заявленное в 1973 г.), содержащее блоки формирования суммы и переноса, присутствуют эти блоки в заявляемом техническом решении в схеме сумматора мантисс. Схему формирования логического дополнения, схему формирования действительного значения суммы и переноса и логические элементы И, ИЛИ. Один аргумент представлен в обычной двоичной системе счисления, а другой в избыточной двоичной системе с цифрами 1, 0, -1.

Недостатком этого устройства является малый диапазон представления чисел, что приводит к предварительному сложному масштабированию переменных при подготовке задач, и низкое быстродействие.

Причина недостатков представление обрабатываемых чисел в формате с фиксированной запятой.

Наиболее близким к изобретению является суммирующее устройство с плавающей запятой (см. а.с. СССР N 1056182, опубликованное 23.11.83 г. в официальном бюллетене N 43, заявленного 16.04.82 г. заявитель ТРТИ, авторы Каляев А. В. и др.), содержащее блок задержки входной, сумматор мантисс, счетчик, коммутатор, состоящий из сумматора порядков и коммутатора порядков, блок анализа мантиссы, элементы задержки, блок нормализации мантиссы результата, два триггера управления нормализацией, блок элементов И-ИЛИ. Один операнд поступает последовательно на вход устройства, а другой накапливается в регистре и поступает на обработку параллельно. Результат выдается в виде нескорректированного порядка, коррекции порядка и мантиссы.

Недостатками этого устройства являются низкое быстродействие, невысокая точность, малый диапазон представления чисел, выдача результата в нестандартном виде.

Причина недостатков использование двоичной избыточной системы счисления, нормализация результата на один разряд, отсутствие блока результата.

Задача, на решение которой направлено изобретение, заключается в увеличении быстродействия, повышении точности вычислений, расширении функциональных возможностей, расширении диапазона обрабатываемых чисел.

Технический результат, достигаемый при осуществлении изобретения, состоит в том, что точность вычислений устройства в случае ненормализованных чисел составляет n/2+2, где n разрядность операндов, что по сравнению с прототипом точнее на один разряд, быстродействие устройства при обработке n-разрядных чисел, представленных в четвертичной знакоразрядной системе счислений, составляет n/2, что в два раза выше быстродействия прототипа, где числа представлены в двоичной избыточной системе счисления, исключается ложное переполнение порядка результата при его коррекции за счет его предварительного преобразования, что расширяет диапазон обрабатываемых чисел, расширяются функциональные возможности, заключающиеся в корректном, стандартном формировании результата.

Для достижения указанного технического результата в суммирующее устройство, содержащее блок задержки, сумматор мантисс, счетчик, коммутатор, состоящий из сумматора порядков и коммутатора порядков, блок анализа мантисс, блок нормализации, состоящий из двух элементов задержки, два триггера, управления нормализацией, элемент И-ИЛИ, причем выход знака разности сумматора порядков соединен с первым управляющим входом коммутатора порядков, первый и второй информационные входы которого соединены с первым и вторым информационными входами сумматора порядков, первый и второй входы блока задержки подключены к входам первого и второго операндов соответственно устройства, выход сумматора мантисс соединен с первым информационным входом блока анализа мантисс, входом первого элемента задержки блока нормализации и первым входом элемента И-ИЛИ, выход первого и второго элементов задержки блока нормализации соединены с вторым и третьим информационными входами соответственно блока анализа мантисс и вторым и третьим входами соответственно элемента И-ИЛИ, выход первого задержки соединен с входом второго элемента задержки, третий управляющий вход устройства соединен с управляющим входом блока анализа мантисс, первый и второй выходы которого соединены с единичными входами соответственно первого и второго триггеров управления нормализацией, нулевые входы которых соединены с четвертым управляющим входом устройства, введены входной блок элементов И-ИЛИ, коммутатор мантисс, регистр управления, блок результата, блок элементов И, в блок нормализации введен третий элемент задержки, причем первый выход блока задержки соединен с первым и вторым входами элементов И-ИЛИ входного блока, третий и четвертый входы которого соединены с вторым выходом блока задержки, первый управляющий вход устройства соединен с пятого по восьмой входами элементов И-ИЛИ входного блока, первый и второй выходы которого соединены с первыми и вторыми информационными входами соответственно сумматора порядков и коммутатора порядков, третий и четвертый выходы элементов И-ИЛИ входного блока соединены с первым и вторым информационными входами соответственно коммутатора мантисс, первый выход которого соединен с информационным входом регистра управления, второй выход коммутатора мантисс соединен с первым информационным входом сумматора мантисс, второй информационный вход которого соединен с выходом регистра управления, входы управления которого соединены с выходами счетчика порядков, счетный вход которого соединен с выходом разности порядков сумматора порядков, выход знака разности порядков соединен с управляющим входом коммутатора мантисс, первый и второй выходы коммутатора порядков соединены с первым и вторым входами блока результата, первый и второй выходы которого являются выходами результата и отказа устройства соответственно, прямые и инверсные выходы первого и второго триггеров управления соединены с соответствующими входами элементов И блока нормализации, с первого по четвертый выходы которого соединены с четвертого по седьмой входами соответственно элемента И-ИЛИ, с пятого по седьмой входы которого соединены с вторым управляющим входом коммутатора, третий управляющий вход которого соединен с вторым управляющим входом устройства, выход второго элемента задержки соединен с входом третьего элемента задержки, выход которого соединен с восьмым входом элемента И-ИЛИ, выход которого соединен с третьим входом блока результата, управляющий вход которого соединен с входом сигнала формирования порядка и мантисса результата устройства.

Коммутатор порядков содержит пять одноразрядных сумматоров, шесть элементов задержки и узел коммутации, причем входы первого и второго элементов задержки соединены с первым и вторым информационными входами коммутатора, выходы первого и второго элементов задержки соединены с первыми входами первого и второго одноразрядных сумматоров соответственно, вторые входы которых соединены с выходами третьего и четвертого элементов задержки и первыми входами третьего и четвертого одноразрядного сумматоров соответственно, вторые входы которых соединены с выходами суммы первого и второго сумматоров соответственно, выходы переноса которых соединены с входами третьего и четвертого элементов задержки, выходы третьего и четвертого сумматоров соединены с входами пятого шестого элементов задержки соответственно, выходы которых соединены с первым и вторым информационными входами соответственно узла коммутации, управляющий вход которого соединен с первым управляющим входом коммутатора, второй и третий управляющие входы которого соединены с первым информационным входом и входом переноса пятого одноразрядного сумматора, второй информационный вход которого соединен с выходом узла коммутации, выходы суммы и переноса пятого одноразрядного сумматора соединены с первым и вторым входами коммутатора соответственно.

Блок результата содержит элемент И-ИЛИ и элемент И, причем вход сигнала формирования порядка и мантиссы результата блока подключен к первому и второму входам элемента И-ИЛИ и первому входу элемента И, второй вход которого соединен с первым входом блока, второй вход которого соединен с третьим входом элемента И-ИЛИ, с четвертого по шестой входы которого соединены с первым входом блока, третий вход которого соединен с седьмым входом элемента И-ИЛИ.

Причинно-следственная связь между совокупностью существенных признаков заявляемого изобретения и достигаемым техническим результатом заключается в следующем. Введение в суммирующее устройство новых элементов, как дополнительная задержка в блок нормализации, блок результата, дополнительные сумматоры в коммутатор порядков, соединенных соответствующим образом, позволяет увеличить точность вычислений в случае ненормализованных чисел по сравнению с прототипом на один разряд за счет нормализации мантиссы результата на два разряда, повысить быстродействие вычислений в два раза за счет использования четвертичной избыточной системы счисления для представления чисел, расширить диапазон обрабатываемых чисел, достигаемый за счет преобразования порядка чисел таким образом, что коррекция порядка результата производится в младшем разряде без распространения переноса в старшие разряды. Это позволяет выдавать порядок результата сразу по вычислении на выход без задержки, а перенос в младшем разряде при коррекции порядка использовать как положительные или отрицательные переполнения. Кроме того, введение дополнительного сумматора в коммутатор порядков позволяет корректно сформировать результат вычислений в виде нормализованной мантиссы и скорректированного порядка, что отсутствует в прототипе, введение блока результата позволяет сформировать сигнал "ОТКАЗ" по положительному переполнению Φ⁺ порядка, а по отрицательному переполнению Φ^-- скорректировать результат как машинный нуль (Z -3-3-3-3, 0).

На фиг. 1 представлена блок-схема суммирующего устройства; на фиг.2 - схема коммутатора мантисс; на фиг.3 схема блока результата; на фиг.4 схема коммутатора порядков; на фиг.5 блок анализа мантиссы; на фиг.6 узел коммутационный.

Устройство содержит входы 1 и 2 поступления знакоразрядных кодов операндов X и Y, блок 3 задержки входной, входной блок 4 элементов И-ИЛИ, коммутатор 5 мантисс, коммутатор, состоящий из сумматора 6 порядков и коммутатора 7 порядков, счетчик 8 порядков, регистр 9 управляемый, первый управляющий вход 10 устройства вход сигнала выделения порядка и мантиссы входных операндов, второй управляющий вход 11 устройства вход поступления временного сигнала коррекции порядка, сумматор 12 мантисс, элементы 13 задержки блока нормализации, блок 14 анализа мантисс, выход 15 результата устройства, выход 16 отказа устройства, третий управляющий вход 17 устройства вход поступления временного сигнала нормализации мантиссы результата, триггеры 18 управления нормализацией, четвертый управляющий вход 19 вход распределенного тактового импульса, блок 20 элементов И нормализации, элемент И-ИЛИ 21, пятый управляющий вход 22 вход сигнала формирования порядка и мантиссы результата, блок 23 результата.

Коммутатор 5 мантисс (фиг.2) содержит элементы И-ИЛИ 24 и 25.

Коммутатор 7 порядков (фиг.3) содержит элементы 28 и 29 задержки, сумматоры 30 и 31, элементы 32 и 33 задержки, сумматоры 34 и 35, элементы 36 и 37 задержки, узел 38 коммутации, сумматор 39.

Блок 23 результата (фиг. 4) содержит элемент И-ИЛИ 26 и элемент И 27. Блок 14 анализа мантиссы (фиг.5) содержит два элемента И 40 и 41, и два элемента И-ИЛИ 42 и 43.

Узел 38 коммутации (фиг.6) содержит элемент И-ИЛИ 44.

Входы 1 и 2 поступления операндов (Х и Y) устройства подключены к входам блока 3 задержки (см. фиг.1), выходы которого соединены с первого по четвертый входы входного блока 4 элементов И-ИЛИ, третий и четвертый выходы которого соединены с информационными входами коммутатора 5 мантисс, управляющий вход которого подключен к выходу знака разности сумматора 6 порядков, первый и второй информационные входы которого соединены соответственно с первым и вторым выходами элементов И-ИЛИ входного блока 4 и с первым и вторым информационными входами коммутатора 7 порядков, управляющий вход которого соединен с выходом знака разности сумматора 6 порядков, выход разности порядков которого соединен со счетным входом счетчика 8 порядков, выходы которого соединены с управляющими входами регистра 9 управляемого, информационный вход которого соединен с первым информационным выходом коммутатора 5 мантисс. Первый управляющий вход 10 устройства соединен с пятого по восьмой входами элементов И-ИЛИ входного блока 4, второй управляющий вход 11 устройства соединен с третьим управляющим входом коммутатора 7 порядков, первый вход сумматора 12 мантисс соединен со вторым входом коммутатора 5 мантисс, а второй вход его соединен с выходом регистра 9 управляемого. Выход сумматора 12 мантисс соединен со входом первого элемента 13 задержки блока нормализации, выход которого соединен со входом второго элемента того же блока, выход которого соединен со входом третьего элемента, с первого по третий информационные входы блока 14 анализа мантисс соединены соответственно с выходом сумматора 12 мантисс и с выходами первого и второго элементов задержки блока 13 нормализации. Выход 15 результата и выход 16 отказа соединены с выходами устройства. Управляющий вход блока 14 анализа мантисс соединен с третьим управляющим входом 17 устройства. Единичные входы триггеров 18 управления нормализацией соединены соответственно с выходами блока 14 анализа мантисс, а нулевые входы триггеров 18 соединены с входом 19 распределенного тактового импульса устройства, прямые и инверсные выходы первого и второго триггеров управления соединены с соответствующими входами элементов И 20 блока нормализации, с первого по третий входы элемента И-ИЛИ 21 соединены соответственно с выходом сумматора 12 мантисс и выходами первого и второго элементов 13 задержки блока нормализации, выход третьего элемента 13 задержки соединен с восьмым входом элемента И-ИЛИ 21, с пятого по седьмой входы которого соединены со вторым управляющим входом коммутатора 7 порядков, пятый управляющий вход 22 устройства соединен с управляющим входом блока 23 результата, первый и второй информационные входы которого соединены соответственно с первым и вторым выходами коммутатора 7 порядков, третий информационный вход блока 23 соединен с выходом элемента И-ИЛИ 21.

Первый и второй информационные входы коммутатора 5 мантисс (фиг.2) соединены соответственно с первым и вторым входами элементов И-ИЛИ 24 и 25, третьи и четвертые входы которых соединены с управляющим входом блока.

Управляющий сигнал 22 блока 23 результата (фиг.3) подключен к первому и второму входам элемента И-ИЛИ 26 и к первому входу элемента И 27, второй вход которого соединен с первым входом блока, второй вход которого соединен с третьим входом элемента И-ИЛИ 26, с четвертого по шестой входы которого соединены с первым входом блока, третий вход которого соединен с седьмым входом элемента И-ИЛИ 26, выходы элементов 26 и 27 соединены с выходами блока.

Первый и второй информационные входы коммутатора 7 порядков (фиг.4) соединены соответственно со входами элементов 28 и 29 задержки, выходы которых соединены с первыми входами сумматоров 30 и 31 соответственно, выходы переносов которых соединены соответственно с входами элементов 32 и 33 задержки, выходы которых соединены соответственно со вторыми входами сумматоров 30 и 31 и с первыми входами сумматоров 34 и 35, вторые входы которых соединены соответственно с выходами сумм сумматоров 30 и 31, выходы сумматоров 34 и 35 соединены соответственно с входами элементов 36 и 37 задержки, выходы которых соединены с первым и вторым информационными входами узла 38 коммутации, управляющий вход которого соединен с первым управляющим входом коммутатора, второй и третий управляющие входы которого соединены с первым информационным входом и входом переноса пятого сумматора 39, второй информационный вход которого соединен с выходом узла 38 коммутации, выходы суммы и переноса пятого сумматора 39 соединены с первым и вторым входами коммутатора соответственно.

Первый, второй и третий информационные входы блока 14 анализа мантисс (фиг. 5) соединены с информационными входами соответственно элементов И 40 и 41, первый вход элемента И-ИЛИ 42 соединены с входом элемента И 40 и с первым входом элемента И-ИЛИ 43, второй вход которого соединен с выходом элемента И 41 третий и четвертые входы элементов И-ИЛИ 42 и 43 соединены с управляющим входом блока, выходы элементов И-ИЛИ 42 и 43 соединены соответственно с первым и вторым выходами блока.

Первый и второй информационные входы узла 38 коммутации (фиг.6) соединены соответственно с первым и вторым входами элемента И-ИЛИ 44, третий и четвертый входы которого соединены с управляющим входом блока, выход элемента И-ИЛИ 44 соединен с выходом блока.

Устройство сложения предназначено для выполнения операции сложения (вычитания) над двумя операндами Х и Y, поступающими синхронно цифра за цифрой старшими разрядами вперед. Операнды представлены в знакоразрядном коде, в котором ведется обработка в операционном устройстве.

Для примера рассмотрим кодировку цифр четвертичного знакоразрядного кода и маркера числа, представленную в таблице 1.

Как видно из данных табл.1, для представления каждой цифры требуются три двоичных разряда. Это обуславливает последовательную передачу числовой информации в четвертичном знакоразрядном коде по трем проводам. Каждая цифра может быть представлена как Xn(X2X1XO), где Х2 старший бит цифры.

Устройство обрабатывает данные с плавающей запятой в двадцатиразрядном формате четвертичного кода. Это эквивалентно сорока двоичным разрядам. Формат информации включает разряд маркера МР, четыре разряда порядка П и пятнадцать разрядов мантиссы М, принимающих значения из табл.1. Формат информации имеет следующий вид (см.конец описания)
Цифры операндов Х(Х1, X2, X3. Yn) и результата Z(Z1Z2Z3.Zn) для четвертичного кода принимают значения X{0 ± 1 ± 2 ± 3} Y{0 ± 1 ± 2 ± 3}
Суммирующее устройство выполняет операции сложения, вычитания по следующему алгоритму:

где Mz мантисса результата Z;
Мх Му мантиссы операндов х, у соответственно;
Пz, Пx, Пу порядки соответственно результата Z, операндов Х, Y;

мантисса числа с большим порядком;

мантисса числа с меньшим порядком;
П порядок суммы;
М мантисса суммы;

разность порядков;
Пн, Мн нормализованный порядок и мантисса соответственно.

Вычисления выполняются в следующей последовательности: сначала выполняются действия над порядками вычисление разности порядков
δП=Пx-Пy.
Формирование порядка результата

где Зн П отрицательное значение знака разности порядков, вычисление мантиссы суммы

нормализация мантиссы

где МО цифра переполнения мантиссы,
М1 первая цифра мантиссы результата,
М2 вторая цифра мантиссы результата.

Коррекция порядка
Пн=П+ΔП,

Реализуется предложенный алгоритм на устройстве следующим образом: на информационные входы 1 и 2 устройства (см. фиг.1) поступают операнды Х и Y последовательными кодами цифра за цифрой. Проходя через задержку 3 и блок 4 элементов И= по сигналу 10 происходит выделение порядков Пх и Пу и мантиссы Мх, Му. Порядки поступают на входы сумматора 6 порядков и коммутатора 7 порядков. На сумматоре 6 порядков вычисляется разность порядков dП в соответствии с алгоритмом:

где Si, Pi текущие значения соответственно разности и переноса,
Сi* текущие значения промежуточной разности;
Ci текущее значение цифры разности порядков.

C сумматора 6 порядков δП поступает в счетчик 8 порядков, где определяются абсолютное значение

и переполнение ΦδП=1,, если

.

В коммутаторе мантисс (фиг.2) определяются мантиссы с большим и меньшим порядком по знаку 3нδП± ,, поступающему с сумматора 6 порядков. Алгоритм определения мантисс

Мантисса с большим порядком поступает на вход сумматора 5 мантисс, а мантисса с меньшим порядком

поступает на вход регистра 9 управляемого и задерживается в нем на число тактов, равное величине

которая хранится в счетчике 8 порядков на время сложения мантисс и включает число разрядов регистра 9 управляемого такое, на которое должна задержаться мантисса.

С регистра 9 управляемого задержанная мантисса поступает на второй вход сумматора 12 мантисс и подсуммируется к мантиссе М:

в соответствии с алгоритмом, аналогичным алгоритму вычисления разности порядков δ в сумматоре 6 порядков.

Одновременно с вычислением dП порядки Пх и Пу обоих операндов поступают на коммутатор 7 порядков (фиг.3), где на сумматорах 30, 31, 34, 35 выполняется преобразование порядков с целью исключения в младшем разряде порядков цифр 3, -3, -2. Цифра 3 в последнем разряде порядка возможна только в случае, когда все предыдущие цифры 3, а -3 или -2 когда все предыдущие цифры -3. Далее до выработки сигнала знака 3нδП разности порядков, преобразованные порядки Пх и Пу задерживаются на задержках 36 и 37 соответственно, после чего на узле 38 коммутации (фиг.6) осуществляется выделение порядка большего числа, т. е. формируется порядок результата Пz в соответствии с вышеприведенным алгоритмом.

Коррекция порядка результата по нормализованной мантиссе выполняется в сумматоре 39. Сигнал коррекции порядка ΔП может принимать в соответствии с алгоритмом следующие значения:
ΔП{1, -1, -2, 0}.
При прохождении младшего разряда через сумматор 39 на второй вход подается величина П и подсуммируется к порядку. При этом может возникнуть перенос из младшего разряда порядка, которое фиксируется как переполнение порядка. Так, положительный перенос возникает при порядке больше числа 3333 и величине ΔП=1, т.е. есть нормализация мантиссы на один разряд вправо.

Отрицательный перенос может возникнуть, когда порядок больше числа -3-3-3-3 и П -1v-2, или когда порядок -3-3-3-2 и ΔП= -2. Положительный перенос фиксируется как положительное переполнение Φ^-, по которому вырабатывается сигнал "ОТКАЗ" и происходит останов вычислений.

Отрицательный перенос фиксируется как отрицательное переполнение порядка, по которому результат вычислений вырабатывается как машинный нуль, у которого порядок П -3-3-3-3, а мантисса М 0.

Мантисса результата с сумматора 12 поступает в блок 14 анализа мантисс (фиг.5), где согласно алгоритму нормализации по сигналу 17 анализируются разряды мантиссы Мо, М1, М2 на элементах 40 43 и вырабатываются сигналы нормализации мантиссы, которые запоминаются на триггерах 18. По этим сигналам на блоке 20 элементов И вырабатываются сигналы нормализации мантиссы результата и сигнал коррекции порядка П +1v 1v 2 согласно алгоритму.

С выхода блока 20 элементов ИΔП поступает в коммутатор 7 порядка. Нормализация мантиссы осуществляется на элементе И-ИЛИ 21 и поступает в блок 23 результата (фиг.4). Здесь формируется результат, содержащий маркер, который вырабатывается по управляющему сигналу 22₁, порядок результата, представляющий собой либо порядок Пz, поступающий с коммутатора 7 порядка при отсутствии сигнала Φ^-, либо при наличии сигнала Φ^- по управляющему сигналу 22₂ формируется машинный нуль, при котором порядок есть величина -3-3-3-3. Мантисса результата есть либо нормализованная мантисса Mz при отсутствии Φ^-, либо нуль при наличии Φ^-.
"ОТКАЗ" формируется по управляющему сигналу 22 при наличии сигнала Φ^-.
Блоки заявляемого суммирующего устройства могут быть реализованы средствами вычислительной техники отечественного производства.

Так, например, сумматор мантисс, порядков и сумматоры в составе коммутатора может быть использован последовательный сумматор, описанный в А.С. N 1663610 от 15,03.91, опубликованный в БИ N 26 от 15.04.91. Остальные блоки устройства, в том числе и сумматоры, могут быть реализованы на элементах серий 1531, 1533, 1554.

Введение в устройство новых элементов, соединенных соответствующим образом, позволяет, во-первых, повысить быстродействие вычислений. Суммирующее устройство обрабатывает данные с плавающей запятой в n-разрядном формате и в случае применения четвертичного кода для представления чисел это эквивалентно 2n-двоичным разрядам. Таким образом, по сравнению с прототипом быстродействие повышается в два раза.

Во-вторых, введение дополнительной задержки в блок нормализации позволяет осуществить нормализацию результата на два разряда в отличие от прототипа, где нормализация производится на один разряд. Это способствует увеличению точности вычислений в случае ненормализованных чисел на один четвертичный разряд по сравнению с прототипом.

Например, результат представляет собой после вычислений ненормализованное число:
Z 0032, 00123001301201131.

В результате нормализации результат нормализации будет следующим:
Z_н 0030, 123001301201131.

В-третьих, введение блока результата и дополнительного одноразрядного сумматора в коммутаторе порядков позволяет расширить функциональные возможности устройства, корректно сформировав результат вычислений, т.е. получить скорректированный порядок по результату нормализации мантиссы:
Пн=П+ΔП,
Кроме того, по положительному Φ⁺ и отрицательному Φ^- переполнению порядка в блоке результата формируется либо сигнал "ОТКАЗ" при наличии положительного переполнения Φ⁺ по которому производится останов вычислений вследствие переполнения разрядной сетки, либо при наличии Φ^- - сформировать результата вычислений как машинный нуль, равный:
Z -3-3-3-3, 0.

В-четвертых, введение дополнительных сумматоров в коммутаторе порядков позволяет исключить ложное переполнение порядка за счет преобразования порядка, что позволяет расширить диапазон обрабатываемых чисел. Порядок обрабатываемых чисел преобразуется таким образом, что в младшем разряде порядка отсутствуют цифры 3, -3, -2. Цифра 3 в младшем разряде порядка возможна только в случае, когда все предыдущие цифры 3, а цифры -3 и -2 в младшем разряде могут быть, когда все предыдущие цифры -3. Такое преобразование порядка позволяет выполнить коррекцию порядка в младшем разряде, не заботясь о том, что при коррекции может возникнуть перенос из младшего разряда в сторону старших. Это позволяет выдавать порядок результата на выход устройства сразу по мере его вычисления без задержки, а в случае переноса из младшего разряда фиксируется переполнения порядка. Причем положительный перенос возникает при порядке результата, равном -3-3-3-3, и коррекции порядка, равной DП=1. А отрицательный перенос может возникнуть в двух случаях, когда порядок равен -3-3-3-3 и ΔП= -1V-2,, и когда порядок равен -3-3-3-2 и П -2. Ложное положительное переполнение Φ⁺ при отсутствии преобразования может возникнуть при любом порядке, в котором младшая цифра равна 3, например, Пz -3003 и DП=1, 1, хотя порядок далеко не максимальный. А отрицательное переполнение Φ^- может возникнуть при порядке, например, DПz 300-3 и ΔП -1V -2 и т.д. При отсутствии преобразования этого можно избежать, если задержать порядок результата, что существенно снижает быстродействие. ТТТ1 ЫЫЫ1 ЫЫЫ2 ЫЫЫ3 ЫЫЫ4 ЫЫЫ5

Claims

1. Суммирующее устройство, содержащее блок задержки, сумматор мантисс, счетчик порядков, коммутатор, состоящий из сумматора порядков и коммутатора порядков, блок анализа мантисс, блок нормализации, состоящий из двух элементов задержки, два триггера управления нормализацией, элемент И-ИЛИ, причем выход знака разности сумматора порядков соединен с первым управляющим входом коммутатора порядков, первый и второй информационные входы которого соединены с первым и вторым информационными входами сумматора порядков, первый и второй входы блока задержки подключены к входам первого и второго операндов соответственно устройства, выход сумматора мантисс соединен с первым информационным входом блока анализа мантисс, входом первого элемента задержки блока нормализации и первым входом элемента И-ИЛИ, выходы первого и второго элементов задержки блока нормализации соединены с вторым и третьим информационными входами соответственно блока анализа мантисс и вторым и третьим входами соответственно элемента И-ИЛИ, выход первого элемента задержки соединен с входом второго элемента задержки, третий управляющий вход устройства соединен с управляющим входом блока анализа мантисс, первый и второй выходы которого соединены с единичными входами соответственно первого и второго триггеров управления нормализацией, нулевые входы которых соединены с четвертым управляющим входом устройства, отличающееся тем, что устройство дополнительно содержит входной блок элементов И-ИЛИ, коммутатор мантисс, регистр управления, блок результата, блок элементов И, в блок нормализации введен третий элемент задержки, причем первый выход блока задержки соединен с первым и вторым входами входного блока элементов И-ИЛИ, третий и четвертый входы которого соединены с вторым выходом блока задержки, первый управляющий вход устройства соединен с пятым восьмым входами входного блока элементов И-ИЛИ, первый и второй выходы которого соединены с первыми и вторыми информационными входами соответственно сумматора порядков и коммутатора порядков, третий и четвертый выходы входного блока элементов И-ИЛИ соединены с первым и вторым информационными входами соответственно коммутатора мантисс, первый выход которого соединен с информационным входом регистра управления, второй выход с первым информационным входом сумматора мантисс, второй информационный вход которого соединен с выходом регистра управления, входы управления которого соединены с выходами счетчика порядков, счетный вход которого соединен с выходом разности порядков сумматора порядков, выход знака разности порядков которого соединен с управляющим входом коммутатора мантисс, первый и второй выходы коммутатора порядков соединены с первым и вторым входами блока результата, первый и второй выходы которого являются выходами результата и отказа устройства соответственно, прямые и инверсные выходы первого и второго триггеров управления соединены с соответствующими входами элементов И блока, с первого по четвертый выходы которого соединены с четвертого по седьмой входами соответственно элемента И-ИЛИ, с пятого по седьмой входы которого соединены с вторым управляющим входом коммутатора порядков, третий управляющий вход которого соединен с вторым управляющим входом устройства, выход второго элемента задержки соединен с входом третьего элемента задержки, выход которого соединен с восьмым входом элемента И-ИЛИ, выход которого соединен с третьим входом блока результата, управляющий вход которого соединен с входом сигнала формирования порядка и мантиссы результата устройства.

2. Устройство по п.1, отличающееся тем, что коммутатор порядков содержит пять одноразрядных сумматоров, шесть элементов задержки и узел коммутации, причем входы первого и второго элементов задержки соединены с первым и вторым информационными входами коммутатора, выходы первого и второго элементов задержки с первыми входами первого и второго одноразрядных сумматоров соответственно, вторые входы которых соединены с выходами третьего и четвертого элементов задержки и первыми входами третьего и четвертого одноразрядных сумматоров соответственно, вторые входы которых соединены с выходами суммы первого и второго сумматоров соответственно, выходы переноса которых соединены с входами третьего и четвертого элементов задержки, выходы третьего и четвертого сумматоров соединены с входами пятого и шестого элементов задержки соответственно, выходы которых соединены с первым и вторым информационными входами соответственно узла коммутации, управляющий вход которого соединен с первым управляющим входом коммутатора, второй и третий управляющие входы которого соединены с первым информационным входом и входом переноса пятого одноразрядного сумматора, второй информационный вход которого соединен с выходом узла коммутации, выходы суммы и переноса пятого одноразрядного сумматора соединены с первым и вторым выходами коммутатора соответственно.

3. Устройство по п. 1, отличающееся тем, что блок результата содержит элемент И-ИЛИ и элемент И, причем вход сигнала формирования порядка и мантиссы результата блока подключен к первому и второму входам элемента И-ИЛИ и первому входу элемента И, второй вход которого соединен с первым входом блока, второй вход которого соединен с третьим входом элемента И-ИЛИ, с четвертого по шестой входы которого соединены с первым входом блока, третий вход которого соединен с седьмым входом элемента И-ИЛИ.