SU1280624A1 - Устройство дл умножени чисел с плавающей зап той - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении быстродействующих арифметических устройств современных ЭВМ., Цель изобретени  - повышение быстродействи ;i За вл емое устройство содержит регистры мантисс МНОЖИМОГО и множител , состо щее из К групп по m разр дов; первую и вторую группы из К преобразователей двоичного кода в код СОК, группу из К блоков умножени , три коммутатора, су№-1атор мантисс, состо щий из подсумматоров; регистр сумматора мантисс , состо щий из К+1 групп; сдвиговьш регистр, состо щий из подрегистров; группу из 2К преобразователей кода СОК в двоичный код; элемент ИЛИ-HEj блок микропрограммного управлени , регистры пор дков мно отмого и мно.жител , сумматор по модулю два, сумматор пор дков, дйе схемы сравнени , триггер и счетчик пор дка. 2 ил.

Description

11

Изобретение относитс  к вычислительной технике и может быть использовано при построении арифметических устройств с плавающей зап той быстродействующих вычислительных машин.

Цель изобретени  - повышение быстродействи .

На фиг,1 и 2 представлена структурна  схема предлагаемого устройства; на фиг.З - блок-схема алгоритма работы устройства, по которому может быть синтезирован микропрограммный или комбинационный блок управлени .

Устройство дл  умножени  чисел с плавающей зап той содержит регистр 1 мантиссы множимого, состо щий из К-групп по m разр дов, вход 2 множимого устройства, регистр 3 мантиссы множител , сумматор 4 мантисс, состо щий из К подсуматоров, регистр 5 сумматора мангнсс, состо щий из К+1 подрегистровJ сумматор 6 пор дков,

счетчик 7 пор дка, .первый S и второй 9 преобразователи двоичного кода в код системы остаточных классов (СОК), К блоков 10 умножени  в СОК, первый и второй коммутаторы 11 и 12, сдвиговый регистр 13э преобразователь 14 кода СОК в двоичный код, регистры 15 и 16 пор дков первого и второго сомножителей , входы 17 и 18 пор дков соЧисла А и В, представленные в фор ме с плавающей зап той, поступают в устройство: мантисса т на двоичный (-разр дный, 24) регистр 1 через вход 2, мантисса го - по входу 43 че рез преобразователи 9 дт оичного кода в код СОК на сдвиговый S-ичный ре- гистр 3, пор дки г и г в виде смещенных пор дков (с ёмиразр дный двоич код)

45

ответственно множимого и множител , сумматор 19 по модулю два, входы 20- 21 знаков МНОЖ1-ШОГО и множител , выход 22 знака произведени  устройства, код) - по входам 17 и 18 на ре- элемент ИЛИ-НЕ 23, третий коммутатор гистры 15 и 16, зпаки сомножителей - 24, первую 25 и вторую 26 схемы срав- / нени , вход 27 шины логического пул , устройство 28 логической единицы д устройства, блок 29 микропрограммного управлени , триггер 30, вход 31 признака перепо.чнени  пор дка блока 29, вход 32 Пуск устройства, выход 33 Переполнение пор дка устройства, выход 34 Исчезновение пор дка устройства,, выходы 35-42 блока 29, вход 43 мантиссы мпож 1тел  устройства , вход 44 признака разрешени  нормализации мантиссы блока 29, выходы 45-46 старщих и младшг х двоичных разр дов блока 14, выход 47 пор дка произведени  устройства, выход 48 мантиссы произведени  устройства, выходы

49-51 блока 29, входы 52 и 53 сравне-„ ДРобь), число на выходе преобразовани  с логическим нулем и с логической телей группы 8 представлено в пози- единицей блока 29, выходы 54 и 55 нулевого и первого разр дов сумматора 6, инверсный выход 56 первого разр 50

по входам 20 и 21 - на сумматор 19 по модулю два.

Занесение мантисс мно 31мого, множител , а также пор дков осуществл етс  с помощью ,управл ю цих сигналов занесени , поступающих с выходов 35, 42 и 50 блока 29 управлени  (фиг.1).

Разр дна  сетка регистра 1 условно разбиваетс  на К -разр дных групп (дл  определенпости можно прин ть т 8 и ), Мантисса мно шмого с регистра 1 поступает на соответствующие .преобразователи группы 8-двоичного кода в код СОК, Число на входе преобразователей группы 8 представлено в S-ичной (2 система счислени .

т.е.

m... S ч

(правильна  S-ична 

ционно-остаточной S-ичной системе

счислени  в виде

- (с/,,Ы,2,,..,Ы,), s (2)

4да су1-1матора 6, выход.57.с второго по q разр ды пор дка сумматора 6, первый второй входы 58 и 59 анализа пор дка результата блока 29 и выходы 60-62 блока 29.

Каждый из К блоков умножени  в СОК группы 10 может быть выполнен, например,, как устройство дл  умножени  в системе остаточных классов.,

В основу работы устройства положено следующее. Пусть множимое А и множитель В представлены в форме с плавающеи зап той в виде

. , q

А

где m и m д 6

- манТиссь операндов,

представленные правильными i -разр дными двоичными дроб ми, причем мантиссы нормализованы; q - основание плавающей арифметики (в ЭВМ серии ЕС );

г, и г

А Б

q-ичные пор дки, представл ющие собой целые дво-- ичные числа.

Числа А и В, представленные в форме с плавающей зап той, поступают в устройство: мантисса т на двоичный (-разр дный, 24) регистр 1 через вход 2, мантисса го - по входу 43 через преобразователи 9 дт оичного кода в код СОК на сдвиговый S-ичный ре- гистр 3, пор дки г и г в виде смещенных пор дков (с ёмиразр дный двоичНЬ Й код)

код) - по входам 17 и 18 на ре- гистры 15 и 16, зпаки сомножителей -

5

код) - по входам 17 и 18 на ре- гистры 15 и 16, зпаки сомножителей - / д

„ ДРобь), число на выходе преобразователей группы 8 представлено в пози-

0

по входам 20 и 21 - на сумматор 19 по модулю два.

Занесение мантисс мно 31мого, множител , а также пор дков осуществл етс  с помощью ,управл ю цих сигналов занесени , поступающих с выходов 35, 42 и 50 блока 29 управлени  (фиг.1).

Разр дна  сетка регистра 1 условно разбиваетс  на К -разр дных групп (дл  определенпости можно прин ть т 8 и ), Мантисса мно шмого с регистра 1 поступает на соответствующие .преобразователи группы 8-двоичного кода в код СОК, Число на входе преобразователей группы 8 представлено в S-ичной (2 система счислени .

т.е.

m... S ч

(правильна  S-ична 

ДРобь), число на выходе преобразов телей группы 8 представлено в пози

ционно-остаточной S-ичной системе

ДРобь), число на выходе преобразователей группы 8 представлено в пози-

счислени  в виде

- (с/,,Ы,2,,..,Ы,), s (2)

4где otj(j i,n) - остатки от делени 

S-ичной цифры на основании Р СОК; п - количество оснований СОК.

Основани  СОК выбираютс  из услови :

2S.(3)

Аналогично дл  мантиссы множител  можно записать (на входе и выходе

преобразователей группы 9): к к

, . -Ct.P.- b-s (

,--1 .

где р - остатки от делени  S-ичной цифры р. на основани  СОК.

Таким образом, произведен переход от представлени  мантисс множимого и множител  в двоичной системе счислени  к представлению в позиционно-ос- таточной S-ичной системе счислени . С увеличением S количество К 3 ичных разр дов дл  представлени  одного и того же числа уменьшаетс  и, следовательно , уменьшаетс  длина распространени  сигнала переноса.

Работа устройства происходит в соответствии с блок-схемой алгоритма, представленной на фиг.З, и начинаетс  подачей сигнала Пуск на первый вход 32 блока 2.9 (блок О, фиг.2).

По сигналам с выходов 35, 41, 50, блока 29 управлени  в регистр 1

51

заноситс  мантисса множимого m (блок 1, фиг.2). Мантисса множител  (без управл ющего сигнала) поступает на выходы преобразователей 9, по вл  сь к второму такту на их выходах в виде позиционно-остаточного S-ично- го- кода. На регистры 15 и 16 занос тс  пор дки сомножителей, обнул ютс  регистры 13 и 3, триггер 30, счетчик 7 пор дка; внутренний счетчик блока 29 управлени  СЧК устанавливаетс  в К-ое положение. Он  вл етс  счетчиком цикла (счетчиком количества S-ичных разр дов мантисс сомножителей). Знаки сомножителей поступают на сумматор 19, где складываютс  по модулю два.

Пор дки с регистров 15 и 16 поступают на входы сумматора (двоичного) 6, где складываютс . Нулевой и первый разр ды сумматора 6 поступают на вход первой 25 и второй 26 схем сравнени , которые провер ют их равенство нул м илк единицам, и на выходах формируют

функции лг, л г, значе

ни  которых через входы 52 и 53 поступают в блок 29 управлени . Одновременно содержимое сумматора 6 (кроме

нулевого разр да, а первый разр д - инверсный) поступает на входы коммутатора 24.

На втором такте работы блок 29 управлени  формирует сигнал на своем Дес том выходе 42, по которому в регистр 3 заноситс  позиционно-остаточ- ный код мантиссы множител  (блок 2, фиг.2). К этому моменту двоичный код мантиссы множимого, пройд  через преобразователи 8, в виде позиционно- остаточного кода поступает на первые входы блоков умножени  группы 10, на вторые входы которых поступает содер- жимов младшей (правой) группы регистра 3 (младший S-ичный разр д позици- онно-остаточного кода мантиссы множител ) . На втором же такте в блоке 29 управлени  производитс  анализ сигналов с выходов схем 25 и 26 срав

нени  (блоки 3 и 4, фиг.2). Если f , то блок 29 вырабатывает на своих выходах 33 и 34 соответственно

1 ,, Q

сигналы 1

что свидетельству

ет об отрицательном переполнении пор дка , и работа устройства прекращаетс  (выход на блоки 23 и 26, фиг.2), Если , то осуществл етс  переход к началу третьего такта (блок 6, фиг.2). Если f выхода 61 вырабатываетс  сигнал, переключающий триггер 30 в единичное положение (блок 5, фиг.2). и осуществл етс  переход к началу третьего такта (на блок 6, фиг.2).

На третьем такте сигналом с выхода 51 блока 29 управлени  (блок 6, фиг.2) коммутатор 24 открываетс  по вторым входам, и на счетчик 7 переписываетс  содержимое сумматора 6: инверси  с первого разр да и пр мой код со всех остальных разр дов, кроме нулевого. Нулевой разр д счетчика 7 остаетс  в нулевом положении.

На этом заканчиваетс  подготовительный этап и начинаетс  собственно этап перемножени  мантисс, включающий Q блок 7-16, фиг.2. Выполн етс  эта совокупность блоков К раз до обнулени  внутреннего счетчика блока 29 управлени  СЧК,

К началу третьего такта блоки умножени  группы 10 на своих первых и вторых выходах имеют результат умножени  всех S-ичных разр дов мантиссы множимого на младший З-ичный разр д мантиссы множител  в виде5

Ил--Г ГЬк)зi--1

CcH--ii:t ibj.s

5

- (i + к )

t

-(i-t-Kl + l

i 1

12806246

Ha этом заканчиваетс  второй этап работы устройства.

На третьем этапе работы осуществ- (5) л етс  нормализаци  q-ичной мантиссы 5 произведени .

Блок 29 анализирует сигнал с выхода элемента ИЛИ-НЕ.23, формирующего функцию, равную единице, если содергде ( У - остаток от делени  содержимого скобки на S;

Ч - частное от делени  содержи-jо го преобразовател  группы 14 равно

мого скобки на S. На четвертом такте сигналом с выхода 37 блока 29 младшие S-ичные разр ды произведени  С„ со всех блоков

10 умножени  через коммутатор 11 пос- |5 ет сигнал, по которому с выходов пре- тупают на первые входы сумматора 4, образователей 14 кода СОК в двоичный

жимое старших (log q) разр дов первонулю .

Этот сигнал поступает на вход 44 блока 29. В результате анализа этого сигнала блок 29- на выходе 49 формиругде складываютс  с поступающим на вторые входы (в этом- такте нулевым) содержимым соответствующих, разр дов регистра 13 (блоки 7 и 20

8, фиг.2). По сигналу с выхода 38 блока 29 управлени  результат сумматора 4 переписываетс  в регистр 5 (блок 9, фиг.2), По сигналу с выхода 39 блока 29 содержимое регистра 5 пе- 25 реписываетс  в регистр 13 (блок 10,

фиг.2). По сигналу с выхода 40 блока

код их содержимое передаетс  через коммутатор 12 или напр мую (без сдвига ) , или со сдвигом на один q-ичный разр д и по вл етс  на выходах 18 мантиссы произведени .

По сигналу с выхода 62 блока 29 на счетный вход счетчика 7 пор дка выдаетс  1, если нормализуетс  пор док после нормализации мантиссы, или О, если нормализаци  мантиссы произведени  не п-роводилась, не проводитс  и нормализаци  пор дка (блоки 17, 18 и 19, фиг.2).

29 содержимое регистров 13 и 3 как единое целое сдвигаетс  вправо на -один S-ичный разр д .(блок 11. фиг.2). По сигналу с выхода 36 блока 29 старшие S-ичные разр ды произведени  С,;. со всех блоков 10 умножени  через коммутатор 11 поступают на первые входы сумматора 4, где складываютс  с младшими С разр дами произведени , сдвинутыми вправо на один S-ичный разр д, поступающими на вторые входы сумматора 4 с соответствующих выходов регистра 13 (блоки 12 и 13, фиг.2), По сигналу с выхода 39 блока 29 содержимое регистра 5 переписываетс  в регистр 13 (блок 14, фиг.2). В результате на регистре 13 и в стар

Из рассмотрени  алгоритма умножени  видно, что в результате суммировани  частичных произведений в старшем S-ичном подсумматоре сумматора 4 мо ших S-ичных разр дах регистра 3 обра- 45 жет по витьс  единица переноса в cja- зуетс  первое частичное.произведение. р S-ичный разр д. Поэтому старшие мантисс (блок 14, фиг.2) разр ды регистров 5 и 13 (5-0 и 130 ) могут иметь разр дность всего лишь в один бит и их введение в сое- 50

С с..

(6)

с помощью внутреннего счетчика G; блока 29 (блоки 15 и 16, фиг.2) процесс умножени  S-ичных разр дов мантиссы множимого на очередной (К- -1)-й S-ичный разр д мантиссы множител  повтор етс  К раз (блоки 7-14, фиг.2). В результате на регистре 13 в разр дах 1-jK образуютс  старшие, а на регистре 3 (вытеснив множитель) младшие S-ичные разр ды произведени  мантисс.

55

тав устройства практически не приводит к увеличению длины разр дной сетки указанных регистров,

Claims (2)

11 Изобретение относитс  к вычислительной технике и может быть использовано при построении арифметических устройств с плавающей зап той быстро действующих вычислительных машин. Цель изобретени  - повышение быстродействи . На фиг,1 и 2 представлена структурна  схема предлагаемого устройства; на фиг.З - блок-схема алгоритма работы устройства, по которому может быть синтезирован микропрограммный или комбинационный блок управлени . Устройство дл  умножени  чисел с плавающей зап той содержит регистр 1 мантиссы множимого, состо щий из К-групп по m разр дов, вход 2 множимого устройства, регистр 3 мантиссы множител , сумматор 4 мантисс, состо щий из К подсуматоров, регистр 5 сумматора мангнсс, состо щий из К+1 подрегистровJ сумматор 6 пор дков, счетчик 7 пор дка, .первый S и второй 9 преобразователи двоичного кода в код системы остаточных классов (СОК), К блоков 10 умножени  в СОК, первый и второй коммутаторы 11 и 12, сдвиговый регистр 13э преобразователь 14 кода СОК в двоичный код, регистры 15 и 16 пор дков первого и второго сомножителей , входы 17 и 18 пор дков соответственно множимого и множител , сумматор 19 по модулю два, входы 2021 знаков МНОЖ1-ШОГО и множител , выход 22 знака произведени  устройства элемент ИЛИ-НЕ 23, третий коммутатор 24, первую 25 и вторую 26 схемы сравнени , вход 27 шины логического пул  устройство 28 логической единицы устройства, блок 29 микропрограммного управлени , триггер 30, вход 31 признака перепо.чнени  пор дка блока 29, вход 32 Пуск устройства, выход 33 Переполнение пор дка устройства, выход 34 Исчезновение пор дка устройства,, выходы 35-42 блока 29, вход 43 мантиссы мпож 1тел  устройства , вход 44 признака разрешени  нормализации мантиссы блока 29, выходы 45-46 старщих и младшгх двоичных раз р дов блока 14, выход 47 пор дка про изведени  устройства, выход 48 мантиссы произведени  устройства, выход 49-51 блока 29, входы 52 и 53 сравне ни  с логическим нулем и с логическо единицей блока 29, выходы 54 и 55 ну левого и первого разр дов сумматора 6, инверсный выход 56 первого разр 4 да су1-1матора 6, выход.57.с второго по q разр ды пор дка сумматора 6, первый второй входы 58 и 59 анализа пор дка результата блока 29 и выходы 60-62 блока 29. Каждый из К блоков умножени  в СОК группы 10 может быть выполнен, например,, как устройство дл  умножени  в системе остаточных классов., В основу работы устройства положено следующее. Пусть множимое А и множитель В представлены в форме с плавающеи зап той в виде . , q - манТиссь операндов, где m и m д 6 представленные правильными i-разр дными двоичными дроб ми, причем мантиссы нормализованы; q - основание плавающей арифметики (в ЭВМ серии ЕС ); г, и г q-ичные пор дки, представА Б л ющие собой целые дво-ичные числа. Числа А и В, представленные в форме с плавающей зап той, поступают в устройство: мантисса т на двоичный (-разр дный, 24) регистр 1 через вход 2, мантисса го - по входу 43 через преобразователи 9 дт оичного кода в код СОК на сдвиговый S-ичный регистр 3, пор дки г и г в виде смещенных пор дков (сёмиразр дный двоичНЬ Й код) код) - по входам 17 и 18 на регистры 15 и 16, зпаки сомножителей по входам 20 и 21 - на сумматор 19 по модулю два. Занесение мантисс мно 31мого, множител , а также пор дков осуществл етс  с помощью ,управл ю цих сигналов занесени , поступающих с выходов 35, 42 и 50 блока 29 управлени  (фиг.1). Разр дна  сетка регистра 1 условно разбиваетс  на К -разр дных групп (дл  определенпости можно прин ть т 8 и ), Мантисса мно шмого с регистра 1 поступает на соответствующие преобразователи группы 8-двоичного кода в код СОК, Число на входе преобразователей группы 8 представлено в S-ичной (2 система счислени . (правильна  S-ична  m... S ч ДРобь), число на выходе преобразователей группы8 представлено в позиционно-остаточной S-ичной системе счислени  в виде - (с/,,Ы,2,,..,Ы,), s (2) где otj(j i,n) - остатки от делени  S-ичной цифры на основании Р СОК; п - количество оснований СОК. Основани  СОК выбираютс  из услови : 2S.(3) Аналогично дл  мантиссы множител  можно записать (на входе и выходе преобразователей группы 9): к к , .-Ct.P.- b-s ( , --1 . где р - остатки от делени  S-ичной цифры р. на основани  СОК. Таким образом, произведен переход от представлени  мантисс множимого и множител  в двоичной системе счислени  к представлению в позиционно-остаточной S-ичной системе счислени . С увеличением S количество К 3 ичных разр дов дл  представлени  одного и того же числа уменьшаетс  и, следовательно , уменьшаетс  длина распрост ранени  сигнала переноса. Работа устройства происходит в со ответствии с блок-схемой алгоритма, представленной на фиг.З, и начинаетс  подачей сигнала Пуск на первый вход 32 блока 2.9 (блок О, фиг.2). По сигналам с выходов 35, 41, 50, блока 29 управлени  в регистр 1 заноситс  мантисса множимого m (блок 1, фиг.2). Мантисса множител  (без управл ющего сигнала) поступает на выходы преобразователей 9, по вл  сь к второму такту на их выходах в виде позиционно-остаточного S-ично го- кода. На регистры 15 и 16 занос т с  пор дки сомножителей, обнул ютс  регистры 13 и 3, триггер 30, счетчик 7 пор дка; внутренний счетчик блока 29 управлени  СЧК устанавливаетс  в К-ое положение. Он  вл етс  счетчиком цикла (счетчиком количества S-ичных разр дов мантисс сомножителей). Знаки сомножителей поступают на сумматор 19, где складываютс  по модулю два. Пор дки с регистров 15 и 16 поступают на входы сумматора (двоичного) 6, где складываютс . Нулевой и первый разр ды сумматора 6 поступают на вход первой 25 и второй 26 схем сравнени  которые провер ют их равенство нул м илк единицам, и на выходах формируют функции лг, л г, значе ни  которых через входы 52 и 53 поступают в блок 29 управлени . Одновременно содержимое сумматора 6 (кроме нулевого разр да, а первый разр д инверсный ) поступает на входы коммутатора 24. На втором такте работы блок 29 управлени  формирует сигнал на своем Дес том выходе 42, по которому в регистр 3 заноситс  позиционно-остаточный код мантиссы множител  (блок 2, фиг.2). К этому моменту двоичный код мантиссы множимого, пройд  через преобразователи 8, в виде позиционноостаточного кода поступает на первые входы блоков умножени  группы 10, на вторые входы которых поступает содержимов младшей (правой) группы регистра 3 (младший S-ичный разр д позиционно-остаточного кода мантиссы множител ) . На втором же такте в блоке 29 управлени  производитс  анализ сигналов с выходов схем 25 и 26 сравнени  (блоки 3 и 4, фиг.2). Если f , то блок 29 вырабатывает на своих выходах 33 и 34 соответственно 1 ,, Q сигналы 1 что свидетельствует об отрицательном переполнении пор дка , и работа устройства прекращаетс  (выход на блоки 23 и 26, фиг.2), Если , то осуществл етс  переход к началу третьего такта (блок 6, фиг.2). Если f выхода 61 вырабатываетс  сигнал, переключающий триггер 30 в единичное положение (блок 5, фиг.2). и осуществл етс  переход к началу третьего такта (на блок 6, фиг.2). На третьем такте сигналом с выхода 51 блока 29 управлени  (блок 6, фиг.2) коммутатор 24 открываетс  по вторым входам, и на счетчик 7 переписываетс  содержимое сумматора 6: инверси  с первого разр да и пр мой код со всех остальных разр дов, кроме нулевого. Нулевой разр д счетчика 7 остаетс  в нулевом положении. На этом заканчиваетс  подготовительный этап и начинаетс  собственно этап перемножени  мантисс, включающий блок 7-16, фиг.

2. Выполн етс  эта соокупность блоков К раз до обнулени  нутреннего счетчика блока 29 управени  СЧК, К началу третьего такта блоки множени  группы 10 на своих первых вторых выходах имеют результат множени  всех S-ичных разр дов маниссы множимого на младший З-ичный азр д мантиссы множител  в виде Ил--Г ГЬк )з (5) -(i-t-Kl + l CcH--ii:t ibj.s где (У - остаток от делени  содержимого скобки на S; Ч - частное от делени  содержимого скобки на S. На четвертом такте сигналом с выхода 37 блока 29 младшие S-ичные разр ды произведени  С„ со всех блоков 10 умножени  через коммутатор 11 поступают на первые входы сумматора 4, где складываютс  с поступающим на вторые входы (в этом- такте нулевым) содержимым соответствующих разр дов регистра 13 (блоки 7 и 8, фиг.2). По сигналу с выхода 38 блока 29 управлени  результат сумматора 4 переписываетс  в регистр 5 (блок 9, фиг.2), По сигналу с выхода 39 блока 29 содержимое регистра 5 переписываетс  в регистр 13 (блок 10, фиг.2). По сигналу с выхода 40 блока 29 содержимое регистров 13 и 3 как единое целое сдвигаетс  вправо на -один S-ичный разр д .(блок 11. фиг.2) По сигналу с выхода 36 блока 29 старшие S-ичные разр ды произведени  С,;. со всех блоков 10 умножени  чере коммутатор 11 поступают на первые входы сумматора 4, где складываютс  с младшими С разр дами произведени , сдвинутыми вправо на один S-ичный разр д, поступающими на вторые входы сумматора 4 с соответствующих выходов регистра 13 (блоки 12 и 13, фиг.2), По сигналу с выхода 39 блока 29 содержимое регистра 5 переписываетс  в регистр 13 (блок 14, фиг.2). В результате на регистре 13 и в стар ших S-ичных разр дах регистра 3 образуетс  первое частичное.произведение мантисс (блок 14, фиг.2) С с.. с помощью внутреннего счетчика G; блока 29 (блоки 15 и 16, фиг.2) процесс умножени  S-ичных разр дов мантиссы множимого на очередной (К-1 )-й S-ичный разр д мантиссы множител  повтор етс  К раз (блоки 7-14, фиг.2). В результате на регистре 13 в разр дах 1-jK образуютс  старшие, а на регистре 3 (вытеснив множитель) младшие S-ичные разр ды произведени  мантисс. 12 46 Ha этом заканчиваетс  второй этап аботы устройства. На третьем этапе работы осуществл етс  нормализаци  q-ичной мантиссы произведени . Блок 29 анализирует сигнал с выхода элемента ИЛИ-НЕ.23, формирующего функцию, равную единице, если содержимое старших (log q) разр дов первого преобразовател группы 14 равно Этот сигнал поступает на вход 44 блока 29. В результате анализа этого сигнала блок 29- на выходе 49 формирует сигнал, по которому с выходов преобразователей 14 кода СОК в двоичный код их содержимое передаетс  через коммутатор 12 или напр мую (без сдвига ) , или со сдвигом на один q-ичный разр д и по вл етс  на выходах 18 мантиссы произведени . По сигналу с выхода 62 блока 29 на счетный вход счетчика 7 пор дка выдаетс  1, если нормализуетс  пор док после нормализации мантиссы, или О, если нормализаци  мантиссы произведени  не п-роводилась, не проводитс  и нормализаци  пор дка (блоки 17, 18 и 19, фиг.2). Процесс умножени  завершаетс  работой блоков 20,21,22,24,25 и 26, фиг.2, в результате чего на выходах 33 и 34 блока 29 упраьлени  формируютс  сигналы, по значени м которых определ етс  нормальное или ненормальное завершение операции умножени . Пор док результата считываетс  со всех выходов 47 счетчика-7, знак произведени  - с выхода сумматора 19 по модулю два (выход 22). ; Из рассмотрени  алгоритма умножени  видно, что в результате суммировани  частичных произведений в старшем S-ичном подсумматоре сумматора 4 может по витьс  единица переноса в cjaр S-ичный разр д. Поэтому старшие разр ды регистров 5 и 13 (5-0 и 130 ) могут иметь разр дность всего лишь в один бит и их введение в соетав устройства практически не приводит к увеличению длины разр дной сетки указанных регистров, Формула изобретени  Устройство дл  умножени  чисел с плавающей зап той, содержащее регистры мантиссы, множимого и множител , сумматор мантисс, регистры пор дка множимого и множител , .счетчик пор дков , сумматор по модулю два, блок микропрограммного управлени ., регистр сумматора мантисс, причем вход регистра мантиссы множимого  вл етс  входом множимого устройства, первый и второй входы сумматора по модулю два  вл ютс  входами знаков множимого и множител  устройства, выход сумматора по модулю два  вл етс  выходом знака произведени  устройства, выход сумматора мантисс соединен с информа .ционным входом регистра сумматора ... мантисс, отличающеес  тем, что,С целью повышени  быстродействи , в него введены два преобра- 5 зовател  двоичного кода в код системы остаточных- классов, преобразователь кода системы остаточных классов в двоичный код, К блоков умножени  в системе остаточных классов, где К разр дность сомножителей, три коммутатора , регистр сдвига, ..элемент ИЖНЕ , сумматор пор дков, две схемы сравнени  и триггер, причем первый и второй выходы блока микропрограммного 5

управлени   вл ютс  выходами соответственно переполнени  пор дка и исчезновени  пор дка устройства, третий выход блока микропрограммного управлени  соединен .с входом разрешени  записи регистра мантиссы множимого, выход которого соединен с входом первого преобразовател  двоичного кода в код системы остаточных классов, i-й выход которого (где ,...K) соединен с первым входом i-ro блока умножени  в системе остаточных классов , второй входкоторого соединен с выходом К-го разр да регистра мантиссы множител , информационный вход i-ro разр да которого соединен с выходом i-ro разр да второго преобразовател  двоичного кода в код остаточных классов,вход которого  вл етс  входом множител  устройства, выходы младших и старших разр дов i-ro блока умножени  соединены с первым и вторым информационными входами соответственно первого коммутатора, первый и второй управл ющие входы которого соединены с четвертым и п тым выходами соответственно блока микропрограммного управлени , i-й выход первого коммутатора соединен с первым информационным вхо ,дом i-ro разр да сумматора мантисс, второй информационный вход которого соединен с выходом i-ro разр да регистра сдвига и входом i-ro разр да преобразовател  кода системы остаточных классов в двоичный код, вход j-ro разр да которого (где , К+2, ,,., 2К) соединен с выходом i-ro разр да регистра мантиссы множител , выход i-ro разр да сумматора мантисс соединен с информационным входом i-ro разр да регистра сумматора мантисс, информационный вход нулевого разр да которого соединен с выходом переноса сумматора мантисс, шестой выход блока микропрограммного управлени  соединен с входом разрешени  записи регистра сумматора мантисс, выход которого соединен с информационным входом ре20

сдвига соединен с информационным входом сдвига i-ro разр да регистра сдвига, выход К-го разр да которого соединен с информационным входом сдвига регистра мантиссы множител , выход i-ro разр да которого соединен с информационным входом сдвига (i+ +1)-го разр да регистра мантиссы множител  выходы младших двоичных разр дов 1-го З-ичного разр да, (где 1 1,2,,,.,2К, S -основание системы остаточных классов) преобразовател  кода системы остаточных классов в двоичный код с первым информационным входом 1-го разр да второго коммутатора , вход управлени  которого соединен с одиннадцатым выходом блока микропрограммного управлени , выход старших двоичных разр дов т-го S-ичного разр да (где ,3,...,2К) соединен с вторьм информационным входом (m-l)-ro разр да второго коммутатора информационный вход (2К)-го разр да которого соединен с шиной логическог нул  устройства, выход старших двоичных разр дов первого S-ичного разр да преобразовател  кода системы остаточных классов в двоичный код соединен с входом элемента ШТИ-НЕ, выход которого соединен с входом признака разрешени  нормализации мантиссы блока микропрограммного управлени , двенадцатый выход которого соединен с входами разрешени  записи регистра сдвига, вход разрешени  записи которого соединен с седьмым выходом блока микропрограммного управлени , восьмой и дев тый выходы которого соединены с входами разрешени  сдвига и сброса соответственно регистров сдвига и мантиссы мнолсител , дес тый выход блока микропрограммного управлени  соединен с входом разрешени  записи регистра мантиссы множител , выход (i-l)-ro разр да регистра

регистров пор дка множимого и множител , информационнЕле входы которых соединены соответственно с входами пор дка множимого и. мнонсител  устройства , выходы регистров пор дка множимого и множител  соединены соответственно с первым и вторым входами сумматора пор дков, выходы нулевого и первого разр дов которого соединены с первыми входами первой и второй схем сравнени , выходы которых соединены соответственно с входами сравнени  с логическим нулем и логической единицей блока микропрограммного

управлени , тринадцатый выход которо J5ропрограммного управлени , п тнадцаго соединен с первым управл ющим вхо-тый и шестнадцатый выходы которого

|дом третьего коммутатора, вторые вхо-соединены соответственно с входами

|ды первой и второй схем сравнени , . установки в единицу триггера и счет соедине ны соответственно с шинами ло-ным входом счетчика соответственно,

гического нул  и логической единицы 20выход второго коммутатора  вл етс 

устройства,инверсный выход первого раз-выходом мантиссы произведени  устройр да сумматора пор дков соединен с ВТО-ства, выход счетчика пор дков  вл етрым управл ющим входом третьего комму-с  выходом пор дка произведени 

татора,информационные входы которогоустройства

соединены с выходами р-х разр довсумматора пор дков (где ...q, q максимальна  разр дность сумматора пор дков), выход третьего коммутатора соединен с информационным входом счетчика пор дков, выходы первого и второго разр дов которого соединены с первым и вторым входами анализа пор дка результата блока микропрограммного управлени , четырнадцатый выход которого соединен с входами установки нул  счетчика и триггера, выход которого соединен с входом признака переполнени  пор дка блока Фиг.}

РгВ-.тл; ПрЗ:тв;Рг}5- ГА; Рг б:-га , Cv«. СМ 19: Sign А Sign. В