SU1517026A1 - Устройство дл делени - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении быстродействующих процессоров цифровой обработки сигналов и в арифметических устройствах быстродействующих цифровых и комбинированных вычислительных машин. Цель изобретени  - сокращение аппаратурных затрат. Новым в устройстве, содержащем регистры делимого 1 и делител  2, два матричных умножител  3, 4 и два сумматора 6, 7,  вл етс  введение блока 5 приближенного вычислени  обратной величины, блока 9 синхронизации и группы элементов НЕ. 1 з.п. ф-лы, 4 ил.

Description

(Л

ел

vj

о to

05

Изобретение относитс  к вычисли- тельной технике и может быть использовано нри построении быстродействующих процессоров цифровой обработки сигналов и в арифметических устройствах быстродействующих цифровых и комбинированных вычислительных машин,

Целью изобретени   вл етс  сокращение аппаратурных затрат.

На фиг. 1 приведена функциональна  схема устройства; на фиг. - функциональна  схема блока приближенного вычислени  обратной величины; на фиг. 3 - схема блока синхронизации; на фиг. 4 - возможн15й вариант реализации блока синхронизации.

Устройство дл  делени  (фиг. 1) содержит регистр 1 делимого, регистр 2 делител , первый 3 и второй А мат- ричные умножители, блок 5 приближенного вычислени  обратной , первьй 6 (накапливающий) и второй 7 (комбинационный) сумматоры, группу 8 элементов НЕ, блок 9 синхронизации, вход 10 логической единицы устройства , информационные входы 11 и 12 де- Л1ШОГО и делител  устройства соответственно , информационные выходы 13 результата делени  (частного устройства ) , т1равл юииш вход 14 устройства и вход 15 логического нул  устройства .

Блок 5 приближенного вычислени  обратной величины (фиг. 2) содержит группу 16 элементов НЕ, комбинаци- oiJHbM сумматор 17, информационные входы 18 и выходы 19 блока.

Блок 9 синхронизации (фиг„ 3) содержит входы 20 и выход 21 блока, первьй 22 и второй 23 элементы И, элементы 1ШИ-НЕ 24 и ИЛИ 25 и генератор 26 импульсов. В случае применени  устройства в составе конвейер- систем с матричными синхронизируемыми -шожител ми блок 9 (фиг. 4) содержит дополнительно элемент НЕ 27 два элемента 28 и 29 задержки, выход 30 синхронизации устройства и выходы 31 и 32 синхронизации дл  матричных умножителей,,

В устройстве реализуетс  дискретным способом итерационный процесс, соответствующий уравнению

(X) . 1

.-

(ки) (к1 . / / X X + с(а) (-а -X

+ Ь),

где а - делитель; b - делимое;

. Q

j

25 35

, 50

55

30

45

а(а) -. а

Устройство работает следующим образом.

По переднему фронту импульсного сигнала, поступающего на управл ющий вход 14 устройства, осуществл етс  сброс накапливающего сумматора 6 в нулевое состо ние, коды делимого и делител  в нормализованном виде с соответствующих входов 11 и 12 устройства занос тс  в регистры 1 и 2 делимого и делител  соответственно.

Сигналы кода делител  с выхода регистра 2 поступают на информационные входы блока 5 приближенного вычислени  обратной величины, в результате чего на выходе блока 5 устанавливаютс  сигналы кода (-Р(а)

1

X -, которые поступают, на входы пер- а

вого сомножител  матричного умножител  4о Кроме того, сигналы кода делител  с выходов регистра 2 поступают также на входы первого сомножител  матричного умножител  3.

Сигналы кода (сначала нулевого) с выходов регистра поступают на входы второго сомножител  матричного умножител  3. На выходе умножител  3 образуетс  результат умножени , равный сначала нулевому коду. Сигналы результата умножени  (сначала нулевого кода) с выходов умножител  3 поступают на входы групп 8 элементов НЕ, где инвертируютс  в сигналы кода 1, 1 1 с, о о 1, которые поступают на входы первого слагаемого сумматора 7, на входы второго слагаемого которого поступили сигналы кода делимого с выходов регистра 1 . С учетом того, что вход переноса сумматора 7 соединен с входом 10 логической единицы, на выходе сумматора 7 образуетс  код (-ах + Ъ) , где О, сигналы которого в пр мом, если ( Ъ) / О, или дополнительном коде, если -ах + b О, поступают параллельно на входы блока 9 синхронизации и на входы второго сомножител  умножител  4. В результате на выходе умножител  4 образуетс  соответственно в пр мом или дополнительном коде результат умножени  (-f(a) - - (-ах + Ъ) u(a)b, сигналы кода которого поступают на входы сумматора 6.

Вследствие поступлени  на входы блока 9 ненулевого кода (вначале равного коду делимого Ь), на его выходе 21 по вл етс  сери  импульсов фиксированной частоты, а на выходе 30 внешней синхронизации уровень сигнала с единичного переходит в нулевой .

По сигналу первого импульса (из серии), поступившего с выхода 21 блока 9 на вход синхронизации сумматора 6, в последнем образуетс  результат первой итерации х О + + q(a)(-a О b) ir(a).b, сигналы кода которого по вл ютс  на вькодах 13 устройства и поступают на входы второго сомножител  умножител  3. С учетом того, что на входах второго сомножител  сохран ютс  сигналы кода делител , на выходе умножител  3 получаетс  результат умножени  который в дополнительном коде, получаемом с помощью группы 8 элементов НЕ и подачей сигнала логической единицы на вход переноса сумматора 7, поступает на входы первого слагаемого сумматора 7, на входах второго слагаемого которого по-прежнему сохран ютс  сигналы кода делимого. На выходе сумматора 7 образуютс  сигналы кода разности (-ах + Ь), которые поступают параллельно на выходы блока 9 и на входы второго сомножител  умножител  4, на входах первого слагаемого которого по-прежнему сохран ютс  сигналы кода tfCa). На выходе умножител  4 образуютс  сигналы кода результата умножени  t(a) к «(-а + Ь) , которые поступают на входы сумматора 6.

В случае, если сигналы, поступившие на входы блока 9, не образуют нулевой код, т.е. (-ах + Ь) , на выходе 21 блока 9 по вл етс  следующий (второй) импульс, который поступает на вход синхронизации сумматора 6 и на его выходе устанавливаютс , сигналы кода новой (второй) итерации х х + q (a) ().

Описанный итерационный процесс продолжаетс  в блоках 3, 4, 6, 7 и 8 .с дискретностью поступлени  импульсов на вход синхронизации сумматора 6 до тех пор, пока разность ( + Ь) , получаема  в сумматоре 7, ,йе станет меньше величины младшего разр да, чему соответствуют два кода О, 00. «оО или 1, П.,.1 в

0

5

0

5

0

5

0

5

0

5

зависимости от знака разности на выходе сумматора 7, При поступлении сигналов нулевого кода с выходов сумматора 7 на входы блока 9 прекращаетс  поступление очередного импульса с выхода 21 блока 9, а на выходе 30 сигнал логического нул  измен етс  на сигнал логической единицы .

На выходах сумматора 6 и на выходах 13 устройства устанавливаетс  код результата делени  (частного), ВЫЧИСЛЕННОГО с точностью младшего разр да. Сигнал на выходе 30 блока 9 может быть использован дл  синхронизации последующих устройств в системе обработки данных. Описанные процессы соответствуют случаю применени  матричных умножителей 3 и 4 без синхронизации. В случае, когда матричные умножители 3 и 4  вл ютс  синхронизируемыми, импульсы с выходов 31 и 32 блока 9 поступают на входы синхронизации умножителей 4 и 3 соответственно а кажда  итераци  завершаетс  не за один такт, а за три, длительность которых определ етс  задержкой в элементах 28 и 29 и периодом импульсов генератора 26.

Блок 5 приближенного вычислени  обратной величины работает следующим образом. При поступлении на входы 18 блока сигналов кода делител  в группе 16 элементов НЕ осуществл етс  инверси  сигналов всех разр дов , кроме старшего. Инверсные сигналы вместе с пр мым сигналом старшего разр да делител  поступают на входы первого слагаемого комбинационного сумматора 17. С учетом того, что входы второго слагаемого сумматора 17 соединены с входом логического нул , а вход переноса и младшего разр да первого слагаемого - с входом логической единицы, на выходах 19 сумматора 17 образуетс  код результата i(a) 3 - 2 -а ;; j

а

Claims (1)

1. Устройство дл  делени , содержащее регистры делимого и , два матричных умножител  и два сумматора , причем информационные входы регистров делимого и делител  соеди- иены соответственно с входами делимого и делител  устройства, выходы

результата которого соединены с выходами первого сумматора, выходы регистра делител  соединены с соот- ветствующими информационными входа- ми первого сомножител  первого матричного умножител , отличающеес  тем, что, с целью сокращени  аппаратурных затрат в него введены группа элементов НЕ, блок приближенного вычислени  обратной величины и блок синхронизации, выход которого соединен с синхровхо- дом первого сумматора, выходы которого соединены с соответствующими информационными входами второго сомножител  первого матричного умножител , выходы которого соединены соответственно с входами элементен НЕ группы, выходы J ;oтopыx соединены с соответствующими входами первого слагаемого второго сумматора, входы второго слагаемого которого соединены соответственно с выходами регистра делимого, а вход переноса - с входом логической единицы устройства , управл ющий вход которого соединен с входами разрешени  записи регистров делимого и делител  и входом сброса первого сумматора, информационные входы которого соединены соответственно с выходами второго матри шого умножител , информационные входы первого сомножител котоIBId

0

5

0

5

0

рого соед1иены с соответствующими выходами блока приближенного вычислени  обратной величины, входы которого соединены с соответствующими выходами регистра делител , выходы второго сумматора соединены с соответствующими информационными входами второго сомножител  второго матричного умножител  и входами блока синхронизации.

2, Устройство по п. 1, отличающеес  тем, что блок приближенного вычислени  обратной величины содержит группу элементов НЕ и комбинационный сумматор, причем входы блока, кроме первого, соответствующего старшему разр ду делител , соединены соответственно с входами элементов НЕ группы, выходы которых и первый вход блока соединены с соответствующими входами первого слагаемого комбинационного сумматора со сдвигом на один разр д в сторону старших разр5здов, входы второго слагаемого которого соединены с входом логического нул  устройства, вход логической единицы которого соединен с входами переноса и младшего разр да первого слагаемого комбинационного сумматора, выходы которого соединены с соответствующими выходами блока.

17

19

/О

фиг. 2

2Q

Фиа.З

20

2f

фиг.

Ъ2