SU1024906A1 - Устройство дл умножени - Google Patents

Abstract

1. УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ , содержащее блок анализа знака, блок умножени , блок суммировани  в азбыточной системе счислени , регистр | езультата и регистр множител , вхоцы разр дов которого соединены с входами шюжвтел  устройства, входы блока ана пиза знака подключены к входам знаков множител  и множимого устройства, входы множимого устройства соединены с первой группой входов блока умножени , втора  группа входов которого соединена с выходами разр дов регистра множител , выходы старших разр дов регистра результата соединены с информационными входами блока суммировани  в избыточной системе счислени , о т л и ч а to ш е « е с   тем, что, с целью повышени  быстродействи  устройства, в него вве цен комбинационный сумматор, входы первой группы которого соединены с выходами блока умножени , -выходы младших разр дов регистре результата подклк чены к входам второй группы комбинационного сумматора, выходы разр дов ко Ш торого соединены с входами разр дов регистра результ 1та, а выход переноса с входом переноса блока суммировани  в избыточней системе счислени , управл ющий Бход которого соединен с выходом блока анализа знака, а выходы - с выходами устройства.

Description

2. Устройство по п. 1, от п и ч аю щ в е с   тем, что блок суммировани  в избыточной системе счислени  содержит два сумматора, регистр, элемент ИЛИ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и преобразователь пр мого кода в аоподнительный , причем вход переноса соединен с входом переноса первого сумматора , первые входы разр дов которого соединены с информационными входами блока, управл ющий вход которого подключен ,к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, вькоды разр дов первого сумматора подключены к входам разр дов регистра, выходы переноса и старшего разр да первого сумматора подключены к входам элемента ИЛИ, выход которого соединен с входом переноса второго сумматора, первые входы разр дов, которого соединены с выходами разр дов регистра, первый вход знакового разр да второго сумматора соединен с выходом : старшего разр да регистра, выходы разр дов второго сумматора соединены с информационными входами преобразовател  пр мого кода в дополнительный, управл ющий вход которого соединен с выходом знакового разр да второго сумматора и вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы всех разр дов первого и второго сумматоров подключены к нулевой шине блока, вьЪсоды преобразовател  пр мого кода в дополнительный -и зпемента ИСКЛЮЧА-.,

ЮШЕЕ ИЛИ.  вл ютс  выходами блока .

Изобретение относитс  к цифровой вычислительной технике и может быть использовано при построении специализированных устройств.

Известно устройство дл  умножени , содержаиве регистры, сумматор, матрицу модулей и блок анализа. Данное уст ройство предназначено дл  вычислени  произведений только полгакительных чисел 1.

Известно устройство дл  умножени , содержащее регистр. множимого и множител , сумматор, матрицу модулей сложени , блок анализа знака, блоки элементов И и блок элементов 2И-ИЛИ 2

Недостатком этого устройства  вл ет с  невысокое быстродействие, которое св зано с невозможностью получени  результата старшими разр дами вперед.

Наиболее близким к изобретению  вл етс  устройство дл  умножени , содержащее регистр ножител , регистр MHCV жимого, блок анализа знака, блок элементов И, информацт4онные входы которого соединены с выходами регистра мно- жимого, коммутатор, управл ющий вход которого соединен с выходом блока ана диза зюака, многовходовой последовательный сумматор в избыточной двоичной системе счислени  и два регистра результата . Выход регистра множител  соединен с управл ющим входом блока элементов И, вьЪсоды которого соединены с информационными входами коммутатора, перва  и втора  группы выходов которого соединены соответственно с положительными и отрицательными входами многовходового последовательного сумматора в избыточной двоичной системе. счислени , положительный и отрицательны выходы которого подключены к входам младшгос разр дов соответственно первого и второго регистров результата, выходы старших разр дов которьк соединены с (fl+D-M положительным и {1Л-Ы)-м отрицательным бходами многовходового последовательного сумматора в избЬ1точной двоичной системе счислени  (VI - число разр дов множител ) 3 .

Недостатком этого устройства Явл етс  недостаточное быстродействие, так как за один такт производитс  умножение только Одного разр да аргументов.

.

Целью изобретени  . вл етс  повьшение бьютродействи  устройства.

Лл  достижени  поставленной цели в устройство дл  умножени , содержащее блок анализа знака,блок умножени , блок суммировани  в избьггочной системе счислени , регистр результата и регистр множител , входы разр дов которого соединены с входами множител  устройства, ды блока анализа знака подключены к входам знаков множител  и множимого устройства, входы множимого устройства соединены с первой группой вхоцов блока умножени , втора  группа входов которог соединена с выходами разр дов регистра множител , Bbtxoabi старших разр дов регистра результата соединены с информационными входами суммировани  в избыточной системе счислени , введен комбинационный сумматор, входы первой группы которого соединены с выходами блока умножени , выходы младших разр дов .регистра результата подключены к входам втх)рой группы комбинационного сумматора, выходы разр дов которого со единены с входами разр дов регистра результата , а выход переноса - с входом переноса блока суммировани  в избыточ-i ной системе счислени , управл ющий вход которого соединен с выходом блока анализа знака.а выходы-с выходами устройства. Причем блок суммировани  в избыточной системе счислени  сопержиг ава сумматора , регистр, элемент ИЛИ, элемент ИСКЛЮЧАЮШЕЕ ИЛИ и преобразователь пр мого кода в дополнительный, причем вход переноса соединен с входом переноса первого сумматора, первые входы раз р дов которого соединены с информационными вход)ами блока, управл ющий вход которого подключен: к первому вхоцу зламента ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы раэ р дов первого сумматора подключены к входам разр дов регистра, выходы переноса и старшего разр да первого сумматора подключены к входам элемента ИЛИ выход которого соединен с входом nepeHO са второго сумматора, первые входы раз р дов которого, соединены с выходами разр дов регистра, первый вход знакового разр да второго сумматора соедщ1еи с выходом .старшего разр да регистра, выходы разр дов второго сумматора соединены с информационными входами преобразовател  пр мого кода в дополнительный , управл ющий вход которого соединен с выходЬм знакового разр да второго сумматора и вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входь всех разр дов первого и второго сумматоров подключены к нулевой шине блока, выходы преобразовател  пр мого кода в, дополнительный и элемента ИСКЛЮЧАЮи ШЕЕ ИЛИ  вл ютс  выходами блока. На фиг. 1 показана структурна  схема устройства; на фиг. 2 - структурна  схема блока суммировани  в избыточной системе счислени . Устройство содержит входы 1 множите л , регистр множител  2, блок умножени  3, входы 4 множимого, комбинацисжный сумматор 5, входы 6 и 7 знаков множимого и множител , блок 8 анализа знака, блок 9 суммировани  в избыточной системе счислени , регистр результата 1О, выходы 11. Блок 9 суммировани  в избыточной системе счислени  содержит вход перенбса 12, сумматор 13, информационные вхо цы 14, нулевую шину 15, регистр 16, элемент ИЛИ 17, сумматор 18, преобразователь 19 пр мого кода в дополнительный , элемент ИСКЛЮЧАКШ1ЕЕ ИЛИ i2O и управл ющий вход 21. Входы 1 множител  устройства подключены к входам регистра множител  2, выходы которого соединены с входами блока умножени , другие вкоды которого подключены к входам 4 множимого, а выходы подключены к входам первой группы комбинационного сумматора 5. Входы 6 и 7 зна множител  и множимого соединены с входами блока 8 анализа знака, выход которого соединен с управл ющим входом блока 9 суммировани  в избыточной системе счислени , у которого вход переноса подключен к выходу переноса комбинационного сумматора Э, информационные вхоцы соеаинены с выходами старших разр дов регистра резуль тата 1О, а выходы соединены с выходами 11 устройства. Входы регистра результата 10 подключены к выходам ком бинационного сумма тора-5, вторые вх/оаы разр дов которого с (( («+К.)-Й подключены к выходам младших разр дов регистра результата 1О (vi - число peia- р дов множител , К - число разр дов множимого ). Вход 12 блока 9 суммировани  в избыточной системе счислени  пoдJUIючвн   входу переноса первого (К.-разр дного) сумма,тора 18, у которого первые входы разр дов соединены с входами 14 блока 9, вторью входы которых соединены с нулевой шиной 15, выходы разр дов сумматора 13 подключены к входам К-разр дного регистра 16, вьосод переноса и выход старшего К-го разр да сумматора 13 соединены с входами элемента ИЛИ 17, выход которого соединен с входом переноса второго сумматора 18, у которого первью входы К младших разр дов соединены с выходами регистра 16, перЬый вхоа старшего (К-И)-го разр да соединен с перым входом К нсч) разр да, вторые входы сех разр дов соединены с нулевой шиой 15, выходы разр дов сумматора 18

с первого по К-и поцключены к информационным вхоаам преобразовател  19, управл ющий вход которого соединен с вьгходом (К+1)-го разр да сумматора 18 и с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 20, вторым входом соединенного с входом 21 блока 9, выходы 11 блока подключены к выходам преобразовател  19 и элемента ИСКЛЮЧАЮЩЕЕ или 20.

Устройство работает слеаующим образом .

В начале цикла умножени  регистр результата 10 сбрасываетс  в нулевое состо ние , в регистр множител  2 с входов 1 устройства заноситс  значение множител  параллельным двоичным кодом . Входами 6 и 7 в блок 8 анализа знака подаютс  значени  знаков множител  и множимого. Значение произведени  знаков множимого.и множител  с выхода блока 8 анализа знака подаетс  на вход 21 блока 9. Вкаждом такте работы с входов 4 устройства значени  К, разр дов множимого, начина  со старших разр дов, подаютс  на входы бло умножени  3, который осуществл ет перемножение К разр дов множимого на Vi разр дов множител . Результаты каждого .такта перемножени  с выходов блока 3 .умножени  подаютс  на первые входы разр дов комбинационного сумматора 5, на вторьте входы разр дов которого с (К+1 )-го по (И+К)-Й с выходов регист ра результата 10 подаютс  значени  младших разр дов частичного результата , полученного в предыдущем такте ра- боты. Значени  (M-fk) разр дов аанного час гичного результата занос тс  в регистр результата 1О с выходов сумм комбинационного сумматора 5 . Значение {и+ К+ 1)-го разр да частичного результата с выхода переноса комбинационного сумматора 5 и гранени  К раэ р дов предыдущего частичного реэульгата с выходов К старши;с разр дов регистра результата 10 подаютс  на входы 12 и 14 блока 9 суммировани  в избьтточной системе счислени  с основанием р 2 ,

Сумматор 13 суммирует значени  (и-HC-f 1)-го разр да частичного результата , поступающего с входа 12 блока 9 на вход переноса, и К старших разр дов предыдущего частичного результата , поступающего на первые входы разр дов сумматора 13 со входов 14 блока 9, С выходов сумматора 13 значени  К младших разр дов полученной суммы занос тс  в регистр 16 и, кроме того, значени  VL-ro и (К+1 )-го разр дов суммы через элемент ИЛИ 17 подаютс  на вход переноса сум матора 18. На выходе элемента ИЛИ 17 имеем значение переноса.

Значение суммы заноситс  в регистр 16 в дополнительном коде.

Сумматор 18 суммирует значени  суммы и переноса, при этом знаковый разр д результата формируетс  старшим К- разр дом суммы. Полученный на выходах сумматора 18 результат в дополнительном коде поступает в преобразователь 19   преобразуетс  в пр мой код. Модуль результата подаетс  с выходов преобразо вателй 19 на вы)DЦЫ 11 устройства, а знак результата пол;Иавтс  на выходе элемен« та ИСКЛЮЧАЮЩЕЕ ИЛИ 20, на входы которого подаютхз  знак произведени  с Ерсода 21 блоков 9 и знак результата с выхода старшего (K+lV-ro разр да сумматора 18, Результат умножени  выдаетс  на выходы 11 устройства последовательным кодом в избыточно системе счислени  с основанием р « 2, старшими разр дами вперед. Число тактов работы устройства определ етс  числом разр дов м ожимого и необходимой точностю вычислени .

Таким образом, достигаетс  увеличение бьютроцействи  устройства в К раз. При этом блок умножени  значительно проше блоков умножени  параллельных устройств и может быть выполнен  а основе посто нного запоминающегчэ устройства или на основе ВИС.

/

fl

Фиг. I

Claims (2)

1. УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ, содержащее блок анализа знака, блок умножения, блок суммирования в азбыточной системе счисления, регистр результата и регистр множителя, входы разрядов которого соединены с входами множителя устройства, входы блока анализа знака' подключены к входам знаков множителя и множимого устройства, входы множимого устройства соединены с первой группой входов блока умножения, вторая группа входов которого соединена с выходами разрядов регистра множителя, выходы старших разрядов регистра результата соединены с информационными входами блока суммирования в избыточной системе счисления, о т л и ч а к> ш е <* е с я тем, что, с целью повышения быстродействия устройства, в него введен комбинационный сумматор, входы первой группы которого соединены с выходами блока умножения, выходы младших разрядов регистра результата подклкн. чены к входам второй группы комбинационного сумматора, выходы разрядов которого соединены с входами разрядов регистра результата, а выход переноса с входом переноса блока суммирования в избыточной системе счисления, управляющий вход которого соединен с выходом блока анализа знака, а выходы — с выходами устройства.

2. Устройство по π. 1, о т л'и чающееся тем, что блок суммирования в избыточной системе счисления содержит два сумматора, регистр, элемент ИЛИ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и преобразователь прямого кода в дополнительный, причем вход переноса соединен с входом переноса первого сумматора, первые входы разрядов которого соединены с информационными входами блока, управляющий вход которого подключен,к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выходы разрядов первого сумматора подключены к входам разрядов регистра, выходы переноса и старшего разряда первого сумматора подключены к входам элемента ИЛИ, выход которого соединен с входом переноса вто рого сумматора, первые входы разрядов, которого соединены с выходами разрядов регистра, первый вход знакового разряда второго сумматора соединен с выходом (старшего разряда регистра, выходы разрядов второго сумматора соединены с информационными входами преобразователя прямого кода в дополнительный, управляющий вход которого соединен с выходом знакового разряда второго сумматора и вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы всех разрядов первого и второго сумматоров подключены к нулевой шине блока, выходы преобразователя прямого кода в дополнительный -и элемента ИСКЛЮЧА-_ч ЮШЕЕ ИЛИ.^! являются выходами блока.

А