SU1020818A1 - Устройство дл вычислени сумм произведений - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ СУММ ПРОИЗВЕДЕНИЙ, содержащее регистры первого множимого и первого множител , информационные входы кото рьк соединены с шинами соотве-рственно первого множимого и первого множител  устройства, а управл ющие входы подключены к вьосодам регистра записи , сумматор в избыточной двоичной системе счислени , выходы которого  в л ютс  выходами устройства, первый блок элементов И, первые входы элемзн- тов И которого соединены с соответству- нишми вькоаами регистра первого множител , и регистр результата о т л и - ч а ю ш ее с   тем, что, с целью упрощени  и расширени  его функдионапьньрс возможностей, заключающегос  в получении суммы двух провзведений, оно содержит первый, второй, третий и 4eiv вертый комбинационнью суммато|хы, регистры второго множимого и второго множител , второй I третий и четверггый блоки элементе И первый и второй преобразователи пр мого кода в аопош{ительнь1Й, первый и второй регистры зацегмаси, причем первый и второй входы первого регистра задержки соединены с входами соответственно первого и второго множителей устройства, первые входы элементов И второго и третьего блоков соединены с соответствующими выходами регистров соответственно первого и второго множи- мьк, а первый и второй выходы первого регистра задержки подключены к вторым входам элементов И соответственно второго и третьего блоков элементов И, вторые входы элементов И первого блока элементов И соединены с юродом пе{ вого множимого устройства, вход второго множимого которого подключен к информацисжному входу регистра второго множимого , первые входы элементов И чет. вертого блока элементов И соединены с (Л выходами регистра второго множител , вход второго множимого устройства подключен к вторым входам четвертого блока элементов И, информационный вход регистра второго множител  подключен к входу второго множител  устройства, а управл ющие входы соединены с управл - ющими входами регистра второго множиК9 мого и подключены к выходам регистра О 00 записи, выходы элементов И первого и третьего блоков элементов И соединены с соответствующими входами первсй груп00 пы младших разр дов соответственно первого и второго комбинационных сумматоров , входь вторых групп разр дов которых с второго по (k+l)- (k-разр дность операндов) подключены к соответствующим выходам элементов И соотве ственно второго и четвертого блоков элементов И, а выходы первого и второго комбинационных сумматоров подключены к информационным входам соответственно первого и второго преобразователей пр 

Description

мого кода Б дополнительный, управл ющие входы которых соединены с входами знаков соответственно первых и вторых мко.имых ii множителей устройства, выходы первого и второго преобразователей пр мого кода в дополнительный подключен соответственно к первой и второй группам входов третьего комбинационного сумматора , выходы (k+3) младших разр дов которого подключены к соответствующим входам первой группы входов (k+3) младших разр дов четвертого комбинационного сумматора, входы первой группы В.ХОДОВ (k-i-4)-ro и (k+5)-ro разр дов которого соединегпз с выходом старшего (k+4)-ro разр да третьего комбинационного сумматора, вторые входы разр дов четвертого комбинационного сумматора с второго по (k+3)-fi подключены к выходам (k,+2) младших разр дов регист

ра результата, вхопы которого подключены соответственно к выходам (k+3) младших разр дов и )-го разр да четвертого комбинационного сумматора, выходы (k+4)-ro и (k+5)-ro разр дов которого подключены соответственно к первому и второму входам второго регистра задержки , выходы которого соединены с входами сумматора в избыточной двоичной системе счислени , а третий и чет вертый входы подключены к выходам (К+3)-го и (k+4)-ro старших разр дов регистра результата, выход (k-f-4)-ro разр да которого соединен также с вторыми входами (К+4)-го и (К-Ь5)-го разр дов четвертого комбинационного сумматора , выходы сумматора в избыточной двоичной системе счислени   вл ютс  выходами результата устройства .

1

Изобретение относигс  к цифровой вьь. числительной технике и может быть исползовано при построении специализированных вычислительных систем.

Известно устройство дл  вычислени  сумм произведений, содержашее два сумматора , регистры разности и суммы, блоц коммутаторов, регистры хранени  частич ного результата и многовходовой сумма-

тор 5 .;

Это устройство работает в избыточной двоичной системе счислени  и требует преобразовани  множимых визбыточный овошшый код, а множителейВ код, со-

держащий только 1 или 1, что  йл етс  недостатком устройства.

Наиболее близким к предлагаемому  вл етс  устройство дл  умножени , со-) держащее регистр множимого и регистр множител , входы которых  вл ютс 

входами множимого и множител  устройства , а выходы подключены к первым и вторым входам блока элементов И, выходы которого соединены с информационными входами коммутатора, управл ющие входы которого подключены к выходу блока анализа знака, входы которого  вп ких;  входами множимого и множител  устройства, выходы коммутатора соединены с первой группой входов многовхоцо- вого сумматора в избыточной двоичной системе счислени , втора  группа входов

и выходы которого соединены соответ ственно с выходами и входами первого и второго регистров результата, и регистр записи, выходы которого подключены к управл ющим входам регистра множител  2 .

Недостатком устройства  вл етс  сложность алгоритма умножени , что требует больших аппаратурных затрат, и получение только произведени  двух чисел.

Цель изобретени  - упрощение устройства и расширение функциональных возможностей , заключающеес  в получении суммы двух произведений.

Дл  достижени  поставленной цели устройство дл  вычислени  сумм произведений , содержащее регистры первого множимого и первого множител , информационные входы которых соединены с шинами соответственно первого множимого и первого множител  устройства, а управл ющие входы подключены к выходам регистра записи, сумматор в избыточной двоичной системе счислени , выходы которого  вл ютс  выходами устройства, первый блок элементов И, первые входы элементов И которого соединены с соответствующими выходами регистра первого множител  и регистр результата, содержит первый и второй (k+1-разр дные) комбинационные сумматоры, третий (k+4-разр дный) комбинационный сумматор, четвертый (k+ 5 -разр дный) комбинационный сумматор, регистры второго множимого и второго множител , второй, третий и четвертый блоки элементов И, первьгй и второй преобразователи пр мого кода в дополнительный , первый и второй регистры задержки , причем первый и второй входы регистра задержки соединены с входами соответственно первого и второго множителей устройства, первые входы элементов И второго и третьего блоков соединены с соответствуюШйми выходами регистров сортветственйо первого и второго множимы ;, а первый и второй выход netpBoro {регистра задержки подключены к вторым входам элементов И соотверственно второго и третьего блоков элеме тов И, вторые входы элементов И niepBor 6noJKa элементов И соединены с вхсиюм первого множимого устройства, вход второго множимого кото{)ого подключен к ин формационному входу регистра второго множимого, первью входы элементов И четвертого блока элементов соединены с выходами регистра второго множител , вход второго множимого устройства подключен к вторым входам элементов И четвертого блока, информационный кход регистра второго множител  подключен ,к входу второго множител  устройства, а управл ющие входы соединены с управл ющими входами регистра второго , множимого и подключены к выходам регистра записи, выходы элементов И первого и третьего блоков элементов И сое- пинены с соответствующими входами первой группы k младших разр дов соответственно первого и второго комбинационных сумматоров, входы вторых групп разр дов которых с второго по (k+l)-fi (k-раэр дность операндов) подключены к с оогветсгвующим выходам элементов И соответсгвенно второго к четвертого блоков элементов И, а выхо ВЫ первого и второго комбинационных J.nCJV/« V Л fft., J A.4/JVJ4/riJlC«.I nV/nn О1Л. сумматоров подключены к информационным входам соответственно первого к вто рого преобразователей пр мого кода в дополнительный, управл ющие входы которьрс соединены с входами знаков соответственно ) первых и вторых множимых и множителей устройства, вьгходы первого И второго преобразователей пр мого кода в пополнительный подключены соответстве но к первой и второй группам входов тре тьего комбинационного сумматора, выход младших (k+3) разр дов которого подкл чены к соответствующим входам первой .группы входов младших (k-f3) разр дов. етвертого комбинационного сумматора, хоаы первой группы входов (k+4).o и ()-го раэр цов которого соединены выходом старшего (К+4)-го раэр аь третьего комбинационного сумматора, вторые вхоцы раэр цов четвертого комбинационного сумматора с второго по (k+S)-и подключены к выходам (k+2) младших разр дов регистра результата, входы которых подключены соответственно к выходам (k+3) младших разр дов и (k+5)-ro разр да четвертого комбинационного сумматора, выходы (kM)-ro и {k-f5)-ro разр дов которого подключены соответ- ственно к первому и второму входам второго регистра задержки, выходы которого соединены с входами сумматора в избыточной двоичной системе исчислени , а третий и четвертый входы подключены к выходам )-го и (k+4)-ro старших разр дов регистра результата, выход (К 4)-го разр да которого соединён также о вторыми входами {k+4)-го и (k+5)-ro разр дов четвертого комбинационного сум- матора, выходы сумматора в избыточной двоичной системе счислени   вл ютс  выхо- дами результата устрсйства. На фиг. 1 приведена структурна  схема устройства; на фиг. 2 - пример выполнени  преобразовател  пр мого кода в дополнительный. Управл ющие входы регистров первого множител  1, первого множимого 2, второго множимого 3 и второго множител  4 объединены и подключены к выходам регистра 5 записи, а их разр дный выходы соединены с первыми входами соц ответственно первого, второго, третьего и четвертого блоков элементов И 6 - 9,;. вторые входы второго и третьего блоков элементов И 7 и 8 подключены ссютвет сгвенно к первому и второму выходам первого регистра 10 задержки, вход 11 первого множимого устройства подключен к вто- . рым входам элементов И первого блока элементов И 6 и к информационному входу регистра первого множимого 2, вход 12 первого множител  устройства соединен с информационным входом ре- гистра первого множител  1 и с первым входом первого регистра 10 задержки, второй вход которого соединен с информач -ционным входом регистра второго множи- тел  4 и с входом 13 второго множител  устройства, вход 14 второго множимого которого подключен к информационному входу регистра второго множимого 3 ик вторым входам элементов И четве того блока элементов И 9, выходы элементов И первого и третьего блоков элементов И 6 и 8 соединены с первыми вхоааии k млацших разр дов соответствен но nepBOix) и второго комбинационных сумматоров 15 и 16, вторые ккоаы разр дов которых с второго по ()-й подключены к выходам элементов И соотв ственно второго и четвертого блоков элементов И 7 и 9, а liDc разр дные выходы соединены с информационными входами соответственно первого и второго преобразователей 17 и 18 пр мого кода в дополнительный. Управл ющие входы перв го преобразовател  17 кода подключены к входам 19 и 2О знаков первого множимого и первого множител  устройства, а управл ющие входы второго преобразовател  18 кода подключены к входам 21 и 22 знаков второго множимого и второго множител  устройства. Выходы преобразователей 17 и 18 кода соединены соответственно с первыми и втоушгми разр дными входами третьего комбинацио ного сумматора 23, выходы k+3 младших разр дов которого подключены к первым входам k +3 младших разр дов четвертого комбинационного сумматора 24, первые входы (k+4)ro и (k+5)-ro разр дов которого соэцинены с выходом старшего (k+4)ro разр да третьего комбинационного сумматора 23. Вторые входы разр дов четвертого комбинационного сумматора 24 с второго по {k+3)«ft подключены к выходам k +2 младших раэ . р дов регистра 25 результата, выход (k + 4)-го разр да которого соединен с вторыми входами (k+4)-ro и ( )-го разр дов четвертого комбинационного сумматора 24 и с вторым входом второго регистра 26 задержки, первый вход которого соещшен с выходом (k+3)ro разр да регистра 25 результата, входы k -ЬЗ младших разр дов которого соединены с выходами k +3 младших разр дов че-гвертого комбинационного сумматора 24, выход (k-M)-го разр да которого соединен с третьим входом второго регист ра 26 задержки, четвертый вход которого подключен к входу ()(+4)-го разр да регистра 25 результата.и к выходу ()-r разр де четвертого комбинационного сумматора 24. Первый и третий выходы втсм рого регистра 26 задержки соединены со. ответственно с первым и вторым положительными входами сумматора 27 в избыточной двоичной системе счислени , выходы которого  вл ютс  выходами 28 И 29 результата устройства, а первый и второй отрицательные входы подключе1гы соответственно к второму и четвертому выходам второго регистра 26 задержки. Преобразователи 17 и 18 пр мого кода в дополнительный содержат по (k+3) элементов ИСКЛЮЧАЮЩЕЕ ИЛИ. Входы пер- . вого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 30 (выход которого соединен с первым выходом 31 преобразовател ) соединены с управл ющими входами 19 и 20 преобразо вател , первый выход которого подключен к выходу первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ ЗО и к первым входам остальных (k+2) элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 32, вторые входы которых  вл ютс  информационными входами 33 преобразовател , выходы 34 которого с второго по (и+3)-й подключены к выходам элементов ИСК ЛЮЧАКШЕЕ ИЛИ 32. Выходы 34 первого и второго преобразователей кода 17 и 18 подключены соответственно к первым и вторым входам k +2 младших .разр дов третьего комбинационного сумматора 23, первые входы ( k+3)-ro и (k+4)-ro разр дов которого соединены с его ЕОСОДОМ переноса разр да и подключены к первому выходу первого преобразовател  кода 17, а первый выход 31 второго преобразовател  18 кода подключен к вторым входам ()ro и (k +4 )-го разр дов третьего комбинационного сумматора 23 и к второму входу первого разр да четвертого комбинационного сумматора 24 (не показан). Устройство работает следующим образом .. . В начале каждого цшша вычислений регистры 2 и 3 множимых, регистры 1 и 4 множителей, регистр 25 результата, второй регистр 26 задержки сбрасыва- ютс  в нулевое состо ние (цепь сброса на чертеже не показана). Одновременно в первый (младший) разр д регистра 5 записи записьшаетс  единица. В результате в начале первого такта работы.устройств ва на управл юш ие входы k -го старшего разр да регистров 2 и 3 множимых и регистров 1 и 4 множителей поступает сигнал разрешени  записи. Значени  стар шего п -го разр да множимых, и множителей , поступающих последовательным позиционным кодом на входы 11-14 устройства, на первом такте запишутс  Bk-« старшие разр ды регистров 1-4 и, кроме того, эначенн  г) -го разр да множителей запишутс  в регистр 10 задержки . Единица из первого разр да регистра .записи 5 перепишетс  во второй его разр д. Во втором такте работы значени  следующего (tl-i)-ro разр да МНОЖИМЫХ и множителей запишутс  в (k-l)-e разр ды регистров 1 - 4 и т.д Регистр 5 записи преобразует последова тельный код множимых и мнонсителей в параллельный код. Процесс получени  произведени  дв чисел А и В осуществл етс  по следук. щей формуле . A.B-A.,B.,- 2-nAi B.,)- ; ,iB-,,+ (MBi),; тде А; - текущее значение множимого; . g) - текущее значение мнох-:ител } д А - приращение (значение -i -го раз р да) множимого; Г) UD , - задержанное на один такт значение приращени  множител . Значение произведени  А дВ., получаем на выходах элементов И второго блока 7, а значение произведени  8 дД - на эыхоаах элементов И первого блока 6 Сумматор 15 выдает приращение произве дени  д|А ) в пр мом (k-i-2)-рвзр дном дво 1чном коде, который поступает в пре образрватель кода 1 Т.ПервыЙ элеменг ИС- „ КЛЮЧАЮШЕЕ ИЛИ 30 пре.рааовател  17 выдает значение знака произведени  АВ Воли знаки множимого ,А. и множител  В совпадают, то на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ ЗО получаем нулевой потенциал, а на выходы 34 прёобразовател  через элементы ИСКЛЮЧАЮЩЕЕ Или 32 подаетс  пр мой код приращени  произведени д|А Б) без изменени . Если значени  знаков множимого А и множител  В не совпадают, то на выходе элементов ИСКЛЮЧАКЩЕЕ ИЛИ ЗО подучаем единицу, а на выходе 34 преобр зовател  с выходов элементов ИСКЛЮЧА ЮЩЕЕ ИЛИ 32 подаетс  инверсный код приращени  произвецени д(А В) , единица с выхода 31 преобразовател  17 (знак приращени  произведени ) поступае на nepBbie входы ()Hro и (k-«-4)rro разр дов комбина дионн6го сумматора 23 на вторые входы которых псздаетс  значение знака приращени  второго произведени  с выхода 31 преобразовател  18 кода. Кроме того, единица с выхода 31 преобразова1ел  17 кода подаетс  на вход переноса первого разр да комбинаitHoiiHoro сумматора 23, а единица с выхода 31 преобразовател  18 кода - на второй вход первого разр да комбинацийного сумматора 24. Таким образом, ри отрицательном значении произвеоеМи  реобразователь кода преобразует пртмой од приращени  произведен в аопопни- ельный код. На выходах комбинационного сумматора 22 получаем значение суммы прираше- н  двух произведений, выраженное ()«. разр дным (включа  и знаковый р1зар д) дополнительным кодом. Полученное в 1 -ом такте работы устройства значение суммы приращений про-. изведений iSj, поступающее на первые входы разр дов четвертного комбин ихиОн- ного сумматора 24, суммируетс  с ана -знием (k42) младщих разр дов текущего результата Z,,, полученного в предыду щем Ck-l)-OM такте работы, сдвинутом на один разр д влево, которое подаетс  с выходов k +2 младщих разр дов регистра 25 результата ьа вторые входы разр дов комбинационного сумматора 24 с второго по (k+3)r4i. Значение знака суммы приращений .произведений подаетс  с вывода старшего (k+4) разр да третьего комбинационного сумматора 23 на первые входы (kMy-ro и (k+5)-t4 разрпцов четвертого комбинационного сумматора 24, на вторые входы которого поступает значение знака ре-зультата 21 - с выхода старшего (k+4)HPO выхода регистра 25 результата.: Значени  (k+4)-ro и (5)-го (знакового ) разр дов полученного текущего результата 2 .j подаютс  на первый и второй входы второго регистра 26 задержки, а значени  остальных разр дов и значение знака текущего результата 7, занос т с  в регистр 25 результата. На третий и четвертый Ёходы регистра J26 зацерж- ки подаютс  соответственно значение (k.+3)-ro разр да и значение {(i-J-S)-ro (знакового) разр дов .те.сушего результата 2.4 - с выходов (k-t-3)o п ()-гo разр дов регистра 25 результата Регистр 26 задержки служит дл  перехвата потока информации, проход щего с входов устройства через блоки элемён тов И, суМматорш и преобразователи, т.е. дл  увеличени  быстродействи  усч ройства, так как уменыоаетс  заде1 кка распространени  информаан . С первого и третьего шлходов регистр. ра 26 задержки на первый н второй положительные входы сумматора & избыто нрй двоичной системе счиЬлени  подаюпгс  задержанные на один такт а«ачени  ()-ro разр да текущего результата Z -. и ( )-го разр ца текущего результата 2г| а на первый и второй отрицательные входы сумматора 27 подаютс  задержанные на оцин такт значени  знаков текущих результатов aZ. Сумматор 27 осуществл ет последовательное сложение двух чисел и в избыточной двоичной ctf стеме счислени  и выдает результат на выходы 28 (положительный) и 29 (отрицательный ) устройства. Число разр дов входных регистров k выбираетс  из ус лови  получани  нужной точности и может быть равно fill илип/2+1, Таким образом, устройство производит последовательное вычисление суммы двух произведений такта, при этом аргументы поступают на входы устройства последовательным позиционным кодом, старшими разр дами вперед. Результат вычислени  выдаетс  с вьгходов устройства в процессе вычислени  старшими разр дами вперед, что обеспечивает быстродействие устройства, сопоставимое с параллельными устройствами умножени , но требует значительно меньших аппаратурных затрат. 10 18 По сравнению с базовым объектом устройство имеет примерно на 20% , меньшие аппаратурные затраты, так как отсутствуют блок коммутаторов и многовходовой сумматор, общее оборудование которых примерно равно общему оборудованию комбинационных сумматоров, блоков элементов И и преобразователей кода предлагаемого устройства, а регистры базового объекта имеют больщее число разр дов (более 10k), чем регистры предлагаемого устройства (5k). По сравнению с прототипом устройство имеет также меньшие аппаратурные зарраты , так как дл  получени  суммы произведений необходимо четыре 2k-paзp дныx регистра, два блока элементов И (по 2k элементов), два.многовходовых сумматоЪа и добавочный: сумматор в избыточной оичной системе счислени . Таким образом, предлагаемое устройтво имеет большее быстродействие, еньшие аппаратурные затраты и широкие ункциональные возможности.

/

30 20

33 4

L

.31

yi (1)P

зг

(f(

32

(риг. I

Claims (1)

1. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ СУММ ПРОИЗВЕДЕНИЙ, содержащее регистры первого множимого и первого множителя, информационные входы которых соединены с шинами соответственно первого множимого и первого множителя устройства, а управляющие входы подключены к выходам регистра записи, сумматор в избыточной двоичной системе счисления, выходы которого являются выходами устройства, первый блок элементов И, первые входы элементов И которого соединены с соответствующими выходами регистра первого множителя, и регистр результата о т л и — ч а ю щ е е с я тем, что, с целью упрощения и расширения его функциональных возможностей, заключающегося в получении суммы двух произведений, оно содержит первый, второй, третий и четвертый комбинационные сумматоры, регистры второго множимого и второго множителя, второй, третий и четвертый блоки элементов И, первый и второй преобразователи прямого кода в дополнительный, первый и второй регистры задеркки, причем первый и второй входы первого регистра задержки соединены с входами соответственно первого и второго множителей устройства, первые входы элементов И второго и третьего блоков соединены с соответствующими выходами регистров соответственно первого и второго множимых, а первый и второй выходы первого регистра задержки подключены к вторым входам элементов И соответственно второго и третьего блоков элементов И, вторые входы элементов И первого блока элементов И соединены с входом первого множимого устройства, вход второго# множимого которого подключен к информационному входу регистра второго множимого, первые входы элементов И четвертого блока элементов И соединены с выходами регистра второго множителя, вход второго множимого устройства подключен к вторым входам четвертого блока элементов И, информационный вход регистра второго множителя подключен к входу второго множителя устройства, а управляющие входы соединены с управля: тощими входами регистра второго множимого и подключены к выходам регистра записи, выходы элементов И первого и третьего блоков элементов И соединены с соответствующими входами первой группы к младших разрядов соответственно первого и второго комбинационных сумматоров, входы вторых групп разрядов которых с второго по (к+1)-й (к-разряд— ность операндов) подключены к соответствующим выходам элементов И соответственно второго и четвертого блоков элементов И, а выходы первого и второго комбинационных сумматоров подключены к информационным входам соответственно первого и второго преобразователей пря _MSU,., 1020818

   Ί020818 мого кода в дополнительный, управляющие входы которых соединены с входами знаков соответственно первых и вторых множимых и множителей устройства, выходы первого и второго преобразователей прямого кода в дополнительный подключены соответственно к первой и второй группам входов третьего комбинационного сумматора, выходы (к+3) младших разрядов которого подключены к соответствующим входам первой группы входов (к+3) младших разрядов четвертого комбинационного сумматора, входы первой группы входов (к+4)-го и (к+5)-го разрядов которого соединены с выходом старшего (к+4)=-го разряда третьего комбинационного сумматора, вторые входы разрядов четвертого комбинационного сумматора с второго по (к+3)-& подключены к выходам (к+2) младших разрядов регист ра результата, входы которого подключены соответственно к выходам (к+3) младших разрядов и (к+5)-го разряда четвертого комбинационного сумматора, выходы (к+4)-го и (к+5)-го разрядов которого подключены соответственно к первому и второму входам второго регистра задержки, выходы которого соединены с входами сумматора в избыточной двоичной системе счисления, а третий и четвертый входы подключены к выходам (к+3)-го и (к+4)—го старших разрядов регистра результата, выход (к+4)-го разряда которого соединен также с вторыми! входами (К+4)-го и (к+5)-го разрядов четвертого комбинационного сумматора, выходы сумматора в избыточной двоичной системе счисления являются выходами результата устройства.