SU1059566A1 - Устройство дл умножени - Google Patents

Abstract

1.. УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ, содержащее К-разр дный регистр мнойсимого , К-разр дный регистр множител , блок элементов И, блок анализа знака,, коммутатор, (К+2)-разр дный регистр результата, причем информационные входы регистра множител  соединены соответственно с входами множител  устройства, информационные входы регистра множимого соединены соответственно с входами множимого устройства, разр дные выходы регистра множител  соединены соответственно с входами первой группы блока элементов И, первый вход блока анализа знака соединен с входом знака множимого устройства, второй : вход блока анализа знака соединен с входом знака множител  устройства, а выход соединен с управл нлцим входом -коммутатора, о.тличающеес   тем, что, с целью его упрощени  и получени  возможности последовател (Нвго ввода значений множител  старшими разр дами вперед, в него введены второй блок элементов И, сумматор в избыточной двоичной системе счислени , первый К-разр дный комбинационный сумматор, второй (К+1)-разр дный комбинационный сумматор , триггер и регистр коммутации, причем разр дные выходы регистра множимого соединены соответственно с входами первой группы второго блока элементов И, входы второй группы которого соединены с выходом триггера , вход которого соединен с входом множител  устройства, входы второй группы первого блока элементов И соединены соответственно с входа лн множимого устройства, первый выход первого блока элементов И соединен с входом младшего рарр да (К+2)разр дного регистра результата, входы (К+1) старших разр дов которого соединены соответственно с выходами второго (К+1)-разр дного комбинационного су1«1матора, входы первой группы которого соединены соответственно р выходами (К+1) младааих разр дов о (К+2)-разр дного регистра результата ® а входы второй группы - соответстсл венно с выходс1ми первого К-разр адного комбинационного сумматора, вхоДы . первой группы которого соединены соответственно с выходами второго блока эланентов И, а входы второй группы с первого по (К-1)-й соединены соответственно с вторым по К-й выходами первого блока элементов И, вход регистра коммутаЦ ии соединен ел с входом записи .устройства, выходы ;о ел регистра коммутации соединены соответственно с управл ющими входами регистра множител  и управл ю да щими входами регистра множимого, выход старшего второго (К+1)-разр дного комбинационного сумматора соединен с первым входом сумматора в избыточной двоичной системе счисле1 ни , второй вход которого соединен с выходом старшего разр да (К+2)-разр дного регистра результата, а первый и второй выходы соединены соответственно с первым и вторым входом коммутатора, первый выход которого  вл етс  выходом положительные значений , устройства, а второй выход выходом отрицательных значений устройства .

Description

2. Устройство ПОП.1, oтлйч а ю 1Д е е с   тем, -ЧТО сумматор и избыточной двоичной системе счислени  содержит- элемент ИЛИГ элемент НЕ, триггер, первый элемент И, второй элемент И и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем nepBfciEa вход сумматора в избыточной двоичной системе счислени  соединен с первьм входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и первым входом элемента ИЛИ,второй вход которого соединен с вторьм входом сумматора в избыточной двоичной системе .числени  и вторым входом элемента ИКЛЮЧАЮЩЕЕ ИЛИ, выход кого ,рого соединен с входом триггера, пр мой и инверсный выходы которого соединены соответственно с первыми входами первого и второго элементов И, выход элемента ИЛИ соединен с входом элемента НЕ, выход которого соединён с вторым входом первого элемента И, выход которого соединен с первым выходом сумматора в избыточной двоичной системе счислени , второй выход которого соединен с выходом второго элемента И, второй вход которого соединен с выходом элемента ИЛИ.

Изобретение относитс  к цифровой вычислительной технике и может быть использовано при построении специализированных устройств.

Известно устройство дл  умножени  содержащее регистры множимого и множител , сумматор, матрицу модулей сложени , блок анализа знака, блок элементов И и блок элементов 2 ИИЛИ tl .

Недостатком данного устройства  вл етс  невысокое быстродействие, обусловленное невозможностью получени  результата старшими разр дами вперед.

Наиболее близким к изобретению по технической сущности  вл етс  устройство дл  умножени , содержащее , регистр множител , регистр множимото , блок анализа, блок элементов И, коммутатор и регистр результата, причем информационные входы регистра множител  соединены соответственно с входами множител  устройства, информационные входы регистра множимо .го соединены соответственно с входам первой группы блока элементов И, первый вход блока анализа знака соеднен с входом знака множимого устройства , второй вход блока анализа знака соединен с входом знака множител  устройства, а выход соединен с управл ющим входом коммутатора L23Известное устройство характеризуетс  сложностью алгоритма вычислени , т.е. большими затратами по оборудова нию , и вводом множител  параллельным кодом.

Цель изобретени  - .упрощение устройства и получение возможности последов а тельногб ввода значений множител  старшими разр дами вперед.

Поставленна  цель достигаетс  тем, что в устройство введены сумматор

., в избыточной двоичной системе счис- , лени , второй блок элементов И, первый

5 К-разр дный комбинационный сумматор, второй (К+1)-разр дный комбинационный cyMiviaTOp, триггер и регистр коммутации , причем разр дные выходы регистра множимого соединены соотQ ветственно с входами первой группы второго блока элементов И, входы . второй-группы которого соединены с выходом триггера, вход которого соединен с входом множител  устрой ства, входы второй группы первого блока элементов И соединены соответственно с входами множимого устройства , первый .вход первого блока элементов Исоединен с входом млад- шего разр да (К+2)-разр дного регистра резу.пьтата, входы (К+1) старших разр дов которого соединены соответственно с выходами второго (К+1)-раз), р дного комбинационного сумматора, входы первой группы которого соедине5 ны соответственно с выходами (К+1) младших разр дов (К+2)-разр дного, регистра результата, а входы второй ГРУППЫ - соответственно с выходами первого К-разр дного комбинационного

0 румматора, входы первой группы которого соединены, соответственно с выходами второго блока элементов -И, а входы второй группы с первого по (К-1)-й соединены соответственно с

5 вторым по К-й выходами первого блока элементов И, вход регистра коммутации соединен с входом записи устройства , выходы регистра коммутации соединены соответственно с управл юдщими входами регистра множител  и управл ющими входами регистра множимого , В1ЛХОД старшего второго (К+1)разр дного комбинационного сумматора соединен с дервым входом сумма тора в избыточной двоичной системе счислени ,второй вход которого сое нен с выходом старшего разр да (К+ разр дного регистра результата, а первый и второй выходы соединены соответственно с первым и вторым входом коммутатора, первый выход которого  вл етс  выходом положите ных значений устройства-, а второй Iвыход - выходом отрицательных значений устройства.. Кроме того, сумматор в. избыточной двоичной системе счислени  содержит элемент ИЛИ, элемент НЕ, триггер, первый элемент И, второй элемент И и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ причем первый вход сумматора в избы точной двоичной системе счислени  соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ И первым входом элемента ИЛИ, второй вход которого соединен с вторым входом сумматора в избыточной двоичной системе счислени  и вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход-; которого сое динен с входом триггера, пр мой и инверсный выходы которого соединены соответственно с первыми входами пе вого -и второго элементов И, выход элемента ИЛИ соединен с входом элемента НЕ, выход которого соединен с вторым входом первого элемента И, выход которого соединен с первым выходом сумматора в избыточной двои ной системе счислени ,второй выход которого соединен с выходом второго элемента И, второй вход которого соединен с выходом элемента ИЛИ. На фиг. 1 прив.едена структурна  схема устройства; на фиг.2 - функциональна  схема сумматора в избыто ной двоичной «системе счислед1и . Устройство содержит входы 1 множимого , регистр 2 множимого, блок 3 элементов И, входы 4 множител , регистр 5множител , триггер 6, блок 7 элементов И, регистр 8 резул тата, первый разр дный комбинационный сумматор 9, вход 10 записи, регистр 11 коммутации, второй (К+1) разр дный комбинационный ,сумматор 1 сумматор 13 в избыточной двоичной системе счислени , коммутатор 14, выход 15 положительных значений устройства, выход 16 отрицательных значений устройства, блок 17 анализ знака, а также входы 18 и 19 знаков множимого и множител . Сумматор 13 в избыточной двоично системе счислени  содержит входы 20 и 21, элемент ИЛИ 22, элемент ИСКЛЮ ЧАВДЕЕ ИЛИ 23, триггер 24, элемент И 25, элемент И 26, выходы.27 и 28 и элемент 29 НЕ. В устройстве инфорчационшле вход регистра 5 множител  соединены со .ответственно с входами 4 множител  устройства, информационные входы регистра множимого соединены соответственно с входами 1 множимого устройства, разр дные выходы регистра 5 множител  соединены соответственно с входами первой группы блока 3 элементов И, первый вход блока 17 анализа знака соединен с входом 18 знака множимого.устройства, второй вход блока 17 анализа знака соединен с входом 19 знака множител  устройства, а выход соединен с управл ющимвходом коммутатора 14, разр дные выходы регистра 2 множимого соединены соответственно с входами первой группы блока 7 элементов И, входы второй группы которого соединены с выходом триггера 6, вход которого соединен с входом 4 множител  устройства, входы второй группы блока 3 элементов И соединены соответственно с входами 1 множимого устройства, первый вход блока 3 элементов И соединен с входом младшего разр да (К+2)-разр дного регистра 8 результата, входы {К+1) старших разр дов которого соединены соответственно с выходами ( К+1)-разр дного комбинационного сумматора 12, входы первой группы которого соединены соответственно с выходами (К+1) младших разр дов (К+2)разр дного регистра 8 результата, а входы второй группы - соответственно с выходами К-разр дного комбинационного сумматора 9, входы первой группы которого соединены соответственно с выходами блока 7 элементов И, а входы второй группы с первого по (К-1)-й соединены .соответственно с вторым по К-1 выходами блока 3 элементов И, вход регистра 11 коммутации соединен с входом 10 записи устройства, выходы регистра 11 коммутации соединены соответственно с управл кщими входами регистра 5 множител  и управл ющими входами регистра 2 множимого, выход .старшего (К+1)-разр дного комбинационного сумматора 12 соединен с первым входом сумматора 13 в избыточной двоичной системе счислени , второй вход которого соединен с выходом старшего разр да (К+2)-разр дного регистра 8 результата, первый и второй выходы соединены соответственно с первым и вторым входом коммутатора 14, первый выход которого  вл етс  выходом 15 положительных значений устройства, а второй выход - выходом 16 отрицательных значений устройства . . Входы 20 и 21 сумматора 13 в избыточной двоичной системе счислени  соединены соответственно сгпервым и вторш входами элемента ИЛИ 22 и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 23. Выход зло ента ИСКЛЮЧАЮЩЕЕ ИЛИ 2S соединен с входом триггера 24, пр мой и инверсный выходы которого подключены соответственно к первым входам элементов И 25 и 26, выходы которых  в л ютс  выходами 27 и 28 сумматора 13. Выход элемента ИЛИ 22 соединен вторым входом элемента И 26, с вход элемента НЕ 29, выход которого соед нен с вторым входом элемента И 25. Устройство работает -.следующим образом. В начале каждого цикла вычислени произведени  регистры 2 и 5 множимо го и Множител  и регистр 8 результа та сбрасываютс  в нулевое состо ние (цепь сброса не показана). Одновременно на вход 10 записи устройства приходит единичный импульс, который записываетс  в-первый младший.разр  регистра 11 коммутации. В результат в начале первого такта работы устройства на выходе первого разр да регистра 11 коммутации будет единиц котора  подаетс  на управл ющие вхо ды К-го старшего разр да регистров 2 и 5 множимого и множител . Во вто ром такте на выходе первого разр да регистра 11 коммутации будет нулевой потенциал, а единица перейдет, во. второй разр д этого регистра и поступит на управл ющие входы (K-l)-ro разр да регистров;-.2 и 5 множимого и множител . Таким образом , регистр 11 коммутации позвол ет преобразовывать последовательный код множимого А и множител  В, поступающих на входы 1 и 4 устройства старшими разр дами вперед, в параллельный, код. Процесс перемножени  двух чисел Диве фиксированной зап той осуществл етс  по алгооитму ) где А - текущее значение множимого Bi - текущее значение множител  4 А- - значение i-ro разр да мнбжимого; л значение (i-l)-ro разр да множител . Произведение . получаем на выходах блока 7 элементов И, а ПЕЮизведение Bj ЛА - на выходах блока 3 элементов И. Триггер б осуществл ет задержку значени .-го разр да множител  б. на один такт. Комбинационный сумматор 9 .руммирует текущее энйчени  произведений A-i лв и В ДА.) .и выдает значени ( К+2)-разр дной суммы на входы комбинационного сумматора 12, где она суммируетс  со зна ени ми (К+1)-разр дов суммы S,., , полученной в предыдущем (f-l)-M такте рабо устройства, котора  подаетс  на пеу вые входы комбинационного сумматора 12 с выходов (К+1) младших разр дов регистра 8 результата Значение младшего разр да произведени  В- выхода первого элемента и блока 3 подаетс  сразу на вход младшего разр да регистра 8 результата. Значени  (К+1) разр дов суммы S.,- с выходов комбинационного сумматора 12 поступает в регистр 8 результата. Значение старшего (К+3)-го разр да суммы S с выхода переноса комбинационного сумматора 12 к значение (К+2)-го разр да суммн 5;: с выхода старшего (К+2)-го разр да регистра 8 результата подаютс  в сумматор 13, который производит сложение двух чисел (положительных ) виизбыточной. двоичной системе счислени . Положи-, тельные значени  суммы поступают на выход 27 сумматора 13, а. отрицательные значени  - на выход 28. В зависимости от знака произведени , который получаетс  в блоке 17 анализа знака, коммутатор 14 выдает на выходы 15 и 16 положительных и отрицательных значений устройства результат произведени  с выходов сумматора 13. Если знаки множимого и множител , поступаквдие на входы 18 и 19, совпадают, то блок 17 анализа знака вьвдает нулевой потенциал на управл ющий вход коммутатора 14, который при этом подает навыход 15 устройства значение текущего разр да произведени  с выхода 27 сумматора 13, а на выход 16 устройства - с выхода 28 сумматора 13. Если же знаки множимого и множител  не совпадают по своим значени м (отрицательное произведение ), то блок 17 анализа знака выдает на управл ющий вход коммутатора 14 единицу и на выход 15 устройства выдаетс  значение текущего разр да произведени  с выхода 28 сумматора 13, с1 на выход 16 устройства -. с выхода 27, т.е. коммутатор мен ет знак полученного произведени . Коммутс1тор быть выполнен на мультиплексорах или на элементах 2И-2И-2ИЛИ. Число разр дов регистров 2 и 5 множимого и мно5 ител  К может быть равным ЛУ2 или () , что дает погрешность произведени  на единицу младшего -ь-го.разр да, т.е. погрешность устройства соизмерима с погреш ,ностью обьганых устройств умножени , в которых результат округл етс  до .fi -го. разр да. Значение первого разр да произведени  на ,выходе устройства получаем в третьем такте работы устройства. Вывод результата идет последовательным

кодом старшими разр дами вперед.Врем  вычислени  произведени  равно n+J тактов.

Пример . Перемножение чисел А 0-1010 и , 1100. Полученный результат Z, 10001 01111 1.01111 совпадает с полученным произведением Z. Введение в устройство комбинационных сумматоров 9 и 12, блока 7 элементов И и сумматора в избыточной двоичной системе счислени  позвол ет упростить процесс перемножени  двух чисел по сравнению с базовыми устрой ствами умножени  двоичных чисел ,; (последовательного типа). Кроме того предЛагаемо-е по сравнению с известны ми устройство имеет более высокое быстродействие { п+3) тактов вместо 2г1) и.меньшие аппаратурные затраты. По сравнению с устройством, результат умножени  в котором получаетс  также в процессе вычислени  произведени , предлагаемое устройств имеет меньшие аппаратурные затраты, т.е. регистры множимого и множител  содержат разр дов (вместо 2м),

2 А.в ,0000 1100 0000 llCLp

1.-01 111000 отсутствует многовходовой сумматор в избыточной двоичной системе счислени  (содержит и одноразр дных сумматоров ) , который по объему больше двух комбинационных сумматоров (W одноразр дных сумматоров или ИС 1ЭЭИМЗ) и сумматора в избыточной двоичной системе счислени ,на два зхода. Кроме того, в устройстве множимое и множитель подаютс  последовательнымкодом старшими разр дами вперед.. Таким образом, предлагаемое устройство имеет более высокое быстродействие (примерно в два раза; больше) по сравнению с базовым устройством умножени  последовательно-го -типа и меньшие аппаратурные затраты по сравнению с известным устройством, работающим в избыточной двоичной системе счислени .

gjvi.2

Claims (2)

1. УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ,содержащее К-разрядный регистр множимого, К-разрядный регистр множителя, блок элементов И, блок анализа . знака,. коммутатор, (К+2)-разрядный регистр результата, причем информационные входы регистра множителя соединены соответственно с входами множителя устройства, информационные входы регистра множимого соединены соответственно с входами множимого устройства, разрядные выходы регистра множителя соединены соответственно с входами первой группы блока элементов И, первый вход блока анализа знака соединен с входом знака множимого устройства, второй вход блока анализа знака соединен с входом знака множителя устройства, а выход соединен с управляющим входом -коммутатора, о.тличающеес я тем, что, с целью его упрощения и получения возможности последователцнего ввода значений множителя старшими разрядами вперед, в него введены второй блок элементов И, сумматор в избыточной двоичной системе счисления, первый К-разрядный комбинационный сумматор, второй (К+1)-разрядный комбинационный сумматор, триггер и регистр коммутации, причем разрядные выходы регистра множимого соединены соответственно с входами первой группы второго блока элементов И, входы второй группы которого соединены с выходом триггера, вход которого соединен с входом множителя устройства, входы второй группы первого блока элементов И соединены соответственно с входами множимого устройства, первый выход первого блока элементов И соединен с входом младшего рарряда (К+2)разрядного регистра результата, входы (К+1) старших разрядов которого соединены соответственно с выходами второго (К+1)-разрядного комбинационного сумматора, входы первой группы которого соединены соответственно р выходами (К+1) младших разрядов q (К+2)-разрядного регистра результата, ® а входы второй группы - соответственно с выходами первого К-разрядного комбинационного сумматора, входы . первой группы которого соединены соответственно с выходами второго блока элементов И, а входы второй группы с первого по (К-1)-й соединены соответственно с вторым по К-й выходами первого блока элементов И, вход регистра коммутации соединен с входом записи устройства, выходы регистра коммутации соединены соответственно с управляющими входами регистра множителя и управляющими входами регистра множимого, выход старшего второго (К+1)-разрядного комбинационного сумматора соединен с первым входом сумматора в избыточной двоичной системе счисления, второй вход которого соединен с выходом старшего разряда (К+2)-раз-| рядного регистра результата, а первый и второй выходы соединены соответственно с первым и вторым входом коммутатора, первый выход которого является выходом положительны:: значений, устройства, а второй выход выходом отрицательных значений устройства.

SU „1059566

2. Устройство по π.1, отличаю щ е е с я тем, .что сумматор й избыточной» двоичной системе счисления содержит· элемент ИЛИ?; элемент НЕ, триггер, первый элемент И, второй элемент И и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый вход сумматора в избыточной двоичной системе счисления соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и первым входом элемента ИЛИ,второй вход которого соединен с вторым входом сумматора в избыточной двоичной системе .числения и вторым входом элемента ИКЛЮЧАЮЩЕЕ ИЛИ, выход кото-¹ ,рого соединен с входом триггера, прямой и инверсный выходы которого соединены соответственно с первыми входами первого и второго элементов И, выход элемента ИЛИ соединен с входом элемента НЕ, выход которого соединён с вторым входом первого элемента И, выход которого соединен с первым выходом сумматора в избыточной двоичной системе счисления, второй выход которого соединен с выходом второго элемента И, второй вход которого соединен с выходом элемента ИЛИ.