Изобретение относитс к автоматике и вычислительной технике и может быть использовано при разработке быстродействующих устройств умножени асинхрон го типа. Известно устройство дл умножени t -разр дных чисел, содержащее п-раа-; р дные регистры множимого, множител к результата, 2п-разр дный сумматор и блок управлени 1 1Недостатком известного устройства вл етс низкое быстродействие. Известно усл ройство дл умножени п -разр дных чисел, содержащее г -разр дные регистры множимого и множител , 2 п -разр дный сумматор, матрицу вз п элементов И, блок элементов ИЛИ по два элемента И дл каждого разр да регистра множител 1.2. Недостатками данного устройства в л ютс разрушение информации в регвст ре множител в процессе умножени и невысокое быстродействие. Наиболее близким к предлагаемому по технической сущности вл етс устройство дл умножени h -разр дных чисел, содержащее п -разр дный регистр множимого , п-разр дный регмстр множител , (2п-1)-разр дный накапливающий сумматор , матрицу вз п элементов И, пер вый (2п-3)-разрадный блок элементов ИЛИ, второй п -разр дный блок элемевн тов ИЛИ и п-разр дный блок элементов И, причем выходы регистра множимого соответственно соединены с пер аой входов матрицы элементов И, ЕЫХЕ ды (2,...2п-3)-го разр дов которой соединены с соответствующими входами , эл0 1ентов ИЛИ первого блока элементов ИЛИ, выходы элементов ИЛИ первого блока элементов ИЛИ соответственно сот единены с (2,. ..,2п-3) входными разр дами вакаштивающего сумматора, и (2и-1) входные; разр ды которого соответственно соединены с первыми в с выходами матрицы элементов И, втора хфуппа входов матрицы 39 . : абментов И соответственно соединена Свыходами элементов И блока элементов И, первые входы которых соответст.венно соединены с пр мыми выходами ре гистра множител З . Недостатком известного устройства вл етс его относительно нвзкое быстро действие. Цель изобретени - повышение быстро действи устройства. Поставленна цель достигаетс тем, что в устройство дл умножени п -разр дных чисел, содержащее п -разр дный регистр множимого, h -разр дный регистр множител , (2.П-1 )-разр дный накапливающей сумматор, матрицу №з п элементов. И, первый (2 п-3)-разр дный блок элементов ИЛИ, второй п -разр дный блок элементов ИЛИ и п -разр дный блок элементов И, причем выходы регистра множимого соответственно соединены с первой 1тэуппой входов матрицы элементов И, выходы (2,...,2п .-3)-го разр дов которой соединены с соответствующими входами элементов ИЛИ первого блока элементов ИЛИ, выходы элементов ИЛИ первого блока элементов ИЛИ соответственно соединены с (2,...,2 п-3)-м входными разр дами накапливающего сумматора , первый (2п 1)-й входные разр дь которого соответственно соединены с первым и выходами матрицы элементов И, втора группа входов матрицы элементов И соответственно соединена с выходами элементов И блока элементов И, первье входы которых соответственно соединены с ир мымк выходами регистра множител , : введены п-разр дньШ diTJxjpi-ibiH регистр и п-разр дный комбинационный сумматор, причем пр мые . выходы буферного регистра соответствевно соединены с первыми входами элементов ИЛИ второго блока элементов ИЛ вторые входы которых соответственно соединены с инверсными выходами регист ра множител , а выходы соответственно соединены с входами комбинационного сумма тора ,вы ходы комбинационного сум матора соответственно соединены с вторы ми входами элементов И блока элементов И, третьи входы которых объединены и соединены с шиной синхронизации 5стройства, котора соединена с входом разрешени записи буфернохт регистра и с утгравл ющим входом накапливающего сумматора, вход переноса ксмбинацио ного сумматора ыметс згправл ющим входом устройства, выход переноса комби ч3 ционного сумматора вл етс выходом индикации окончашш операции умножени , выходы элементов И блока элементов И соответственно соединены с разр дными входами буферного регистра. На чертеже изображена структурна ; схема устройства дл умножени п -разр дных чисел. Устройство дл умножени п -разр д- ных чисел содержит п -разр ный регистр 1 множимого, п -разр дный регистр 2 множител , (2п -1 )-разр дный накапливающий сумматор 3, матрицу 4 из| п элементов И 5, первый (2 п-3)-раар д- ный блок 6 элементов ИЛИ 7, второй п-разр дный блок 8 элементов ИЛИ 9, п -разр дный блок 10 элементов И 11, п-разр дный буферный регистр 12, п разр дный комбинационный сумматор 13, цтну 14 синхронизации, управл ющий вход 15 и выход 16 индикации окончани операции умножени , причем выходы рогистра 1 множимого соответственно соединены с первой группой входов матрицы 4 элементов И 5, Е ЛХОДЫ (2,...,2п-3)го разр дов которой соединены с соответствующими входами элементов ИЛИ 7 первого блока б элементов ИЛИ 7, выходы элементов ИЛИ 7 первого блока 6 элементов ИЛИ 7 соответственно соединены с (2,...,2п-3)-м входными разр дами накапливающего сумматора 3, первый (2п-1)-ый входные разр ды которого соответственно соединены с первым и выходами матрицы 4 элементов И 5, втора грухша входов матрицы 4 элег ентов И 5 соответственно соединена с выходами элементов И 11 блока 1О элементов И 11, первые входы которых соответственно соегинены с пр мыми выходами регистра 2 множител , вторые входы соответственно соединены с выходами комбинационного сумматора 13, а третьи входы объединены и соединены с шиной 14 синхронизации устройства, пр мые выходы буферного улегистра 12 соответственно соединеиы с вхо.дами элементов ИЛИ 9 второго блока 8 элементов ИЛИ 9, вторые входы которых соответственно соединешы с инвероными выходами регистра 2 множител , а выходы соответственно соединены с входами комбинационного сумматора 13, шиш 14 синхронизации устройства соединена с входом разрешени записи буферного регистра 1.2 ъ с управл ющим входом накагагаваюпюго сумматора 3, управл ющий вход 15 устройства coeew нен с входом переноса комбинационного , сумматора 13, выход переноса которогосоединен с выходом 16 иншпсашга окончани операции умножени устройства, выходы элементов И 11 блока 1О элементов И соответственно соединены с разр дными входами буферного решет- ра 12. Устройство работает следующим образом. Пусть требуетс умножить п -разр дное множимое X на множитель 1О10. В исходном состо нии в регистре 1 множимого хранитс двоичный код числа X без знака, в регистре 2 множ тел - двоичный код числа У без знака, накащшваюигай сумматор 3 и буферный регистр 12 обнулены, на управл ющий вход 15 устройства подан сигнал в виде уровн логической единицы, а на Bbixoae комбинационного сумматора 13 оформит рован результат ,2.0101 + +0001« 011О (суммирование инверсного значени множител с единицей, поступающей в младший разр д сумматора с управл ющего входа 15 устройства). При подаче на шину 14 синхронизации устройства синхроимпульса на выходе эле мента И И блока 10 элементов И 11 формируетс управл ющий сигнал, которы производит передачу соответствующим образом сдвинутого множимого с выходов элементов И 5 второй строки матрицы 4 элементов И 5 через блок 6 элементов ИЛИ 7 в накапливающий сумматор 3 и устанавливает в единицу второй разр д буферного регистра 12с разрешени син хроимпульса, поступающего на его вход разрешени записи. После окончани действи синхроимпульса одновременно с суммированием частичного произведен. в накапливающем сумматоре 3 в комбинаивонвс сумматоре 13 формируетс результат ОС4С С С О1114ОО01 1ОО Во втором такте работы устройства с приходом второго синхроимпульса на шину 14 синхронизации устройства на выходе четвертого элемента И 11 бло;ка 10 элементов И 11 формиру етс управл ющий сигнал, который производит передачу соответствующим образом сдв1 нутого множимого с выходов элементов И 5 четвертой строки матршш 4 элемен тов И 5 через блок б элементов ИЛИ 7 в накапливающий сумматор 3 н устанавлстает в единшху четвертый разр д буфер вогч регис-гра 12. После окончани aeft .стви второго синхроимпульса одновр мевш с суммироваШ1ем частичного произведени в накапливающем сумматоре 3, в комбинационном сумматоре 13 форм1 о руетс результат О С 0 020 1111+ Ю001 ООООи возникает перенос Cg|jjy l. Но так как ,го на вь1ходе 16 устройства присутствует сигнал,который означает окончание операции умножени чисел.Таким образом,в рассмотренном примере умнЬж&ние чисел выполнено в два такта,причем длительность такта(временной интервал ме шу двум йоследовйтельнымиейИз роимпульсами ,поступающими на шину 14 устройства ) определ етс временем суммировани п -разр дных чисел в накапливающем сумматоре 3, так как прибавление единицы к младшему разр ду п-разр дного числа, поступающего на вход комбинационного сумматора 13., может быть орга низовано более быстро, чем суммирование п -разр дных чисел в накапливающем сумматоре 3. Итак, среднее врем умножени двух п -разр дных чисел в предлагаемом yciv. ройстве составл ет величину Т ср 2 сум Увеличение быстродействи предлага- емого устройства в сравнении с прототипом достигнуто за счет исключени из общего времени умножени составл ющей 2nf, определ ющей задержку сигнала на VI элементах ЦЩЛ второго блока элементов ИЛИ и п элементах И первого (.второго) блока элементов И, управл 1О. щего выборкой соответствующим образом сдвинутого множимого. В предлагаемом устройстве формирование такого управл ющего сигнала фактв ески производитс одновременно с суммированием очередного частичного произведени в накашшва- ющ&л сумматоре. Формула изобретени Устройство дл умножени п -разр дных чисел, содержащее п -разр дный регистр множимого, г -разрвэдный регистр множител , ()-разр дный накаплвн вающий сумматор, матрицу из п эпемевн тов И, первый (2п-3)-разр дный бп(ж апемевтов ИЛИ, второй п -разр дный блок элементов ИЛИ в п -разр дный блок эл@.1ентов И, причем Kunoaii регистра множимого соответственно соединены с первой грушюй входов матрицы элементов И, выхода (2,...,2«1-3)-го разр дов которой соединены с соответствутощими входами элементов ИЛИ первого бпока элементов ИЛИ, выходы элементов ИЛИ первого блока элементов ИЛИ соответственно соединены с (2,..,,2п-3)-м входными разр дами накапливающего сугиматора, первый и (2п-1)-й входные разр ды которого соответственно соедине№1 с первым и выходами матрицы элементов И, втора группа входов матринь элементов И соответственно сое динена с выходами элементов И блока элементов И, первые входы которых соответственно соединены с пр мыми выходами регистра множител , отличаю ш е е с тем, что, с целью повыше ни быстродействи , в нех введены п разр дный буферный регистр и п -разр дный комбинационный сумматор, причем пр мые выходы буферного регистра соответственно соединены с первыми входами элементов ИЛИ второго блока элементов ИЛИ, вторые входы которых соответствен но соединены с инверсными выходами регистра множител , а выходы соответст- венно соединены с входами комбинаиионЭ 838 ного сумматора, выходы комбинационного сумматора соответственно соединены с вторыми входами элементов И блока элементов И, третьи входы которых объединены и соединены с шиной синхронизации устройства, котора соединена с входом разрешени записи буферного регистра и с управл ющим входом накапливающего сумматора, вход переноса комбинационн1 го сумматора вл етс управл ющим входом устройства, выход переноса комбина1ШОННОГО сумматора вл етс выходом индикации окончани .операции умножени выходы элементов И блока элементов И соответственно соединеньт с разр дными входами буферного регистра. Источники информации, прин тые во внимание при экспертизе 1. КарцевМ.А. Арифметика цифровых машин, М., Наука, 1969, с. 350, 364.