SU1481747A1 - Устройство дл умножени двоичных чисел - Google Patents
Устройство дл умножени двоичных чисел Download PDFInfo
- Publication number
- SU1481747A1 SU1481747A1 SU874318600A SU4318600A SU1481747A1 SU 1481747 A1 SU1481747 A1 SU 1481747A1 SU 874318600 A SU874318600 A SU 874318600A SU 4318600 A SU4318600 A SU 4318600A SU 1481747 A1 SU1481747 A1 SU 1481747A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- matrix
- inputs
- outputs
- column
- bit adder
- Prior art date
Links
Landscapes
- Advance Control (AREA)
- Complex Calculations (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано в арифметических устройствах высокой производительности. Цель изобретени - увеличение быстродействи устройства при конвейерной обработке информации (путем сокращени машинного такта устройства). Устройство содержит матрицу N.(N-1) полных одноразр дных сумматоров, матрицу 3 N.N элементов И , 2N элементов 4 пам ти, (N+2)-разр дный сумматор 5 и имеет входы 6 множимого, входы 7 множител , выходы 8(N-2) младших разр дов произведени , выходы 9(N+2) старших разр дов произведени , а также сумматор 10 дл суммировани N-3 переносов, S дополнительных элементов 11 пам ти переносов, первую группу (N+2) входов 12 (N+2) - разр дного сумматора, вторую группу (N+2) входов 13 (N+2) - разр дного сумматора. 2 ил.
Description
Z/
Ft 2(Н-1)
строка.
г
строка 1 столбец
j столбец
&иг. 2
Т
А/ М.« 2 2
Claims (1)
- Формула изобретенияУстройство для умножения двоичных чисел, содержащее косоугольную матрицу полных одноразрядных сумматоров, прямоугольную матрицу элементов И, 2N элементов памяти, причем выход переноса полного одноразрядного сумматора j-ro столбца матрицы соединен с входом переноса полного одноразрядного сумматора (j-|-l)-го столбца матрицы (где j=l,.„, М=2 N—1, N — разрядность операндов), выход суммы b-го полного одноразрядного сумматора а-й строки матрицы соединен с входом суммы (Ь—1)-го полного одноразрядного сумматора (а + 1)-й строки матрицы (где а=1,..., N—1, b=2,...,N), выход переноса одноразрядного сумматора (N—1)-й строки С-го столбца матрицы соединен с входом переноса полного одноразрядного сумматора ( N—1)-й строки (с+1)-го столбца матрицы (где с=-^-,...,М—1), первые входы элементов И матрицы соединены соответственно с входами разрядов множимого устройства, вторые входы элементов И матрицы соединены соответственно с входами разрядов множителя устройства, выходы элементов И (q+l)-ft диагонали матрицы (где q=l,...,2N—2) соединены соответственно с входами К полных одноразрядных сумматоров v-го столбца (где ν—Ι,.,.,Μ), где f 1 для η =1; К=ц4г[для п?1, ] Q [ — ближайшее целое меньшее или равное а η — вес разряда произведения, выход переноса полного одноразрядного сумматора· (Ν—2)-й строки d-ro столбца матрицы соединен с входом переноса полного одноразрядного сумматбра (N—1)-й строки (d+l)-ro столбца матрицы (где d— М Ι,.,.,Μ—2) выход переноса полного одноразрядного сумматора (Ν—3)-й строки 1-го столбца матрицы соединен с входом суммы полного одноразрядного сумматора (Ν—1)-й строки (1+1)-го столбца матрицы (где 1=^-,...,М—3), выход элемента И первой диагонали матрицы соединен с входом младшего элемента памяти, выходы последних полных одноразрядных сумматоров каждого столбца матрицы соединены соответственно с входами (2Ν—1)-х старших элементов памяти, отличающееся тем, что, с целью увеличения быстродействия при конвейерной обработке информации, в устройство введены сумматор переносов, S дополнительных элементов памяти (гдеS=]log2(N—3) [), (N 4-2)-разрядный сумматор, первые входы n-j-2-S старших разрядов которого подключены к шине логического нуля устройства, выходы переносов полных одноразрядных сумматоров (-^—2) го столбца матрицы подключены к входам сумматора переносов, выходы которого соединены с входами S дополнительных элементов памяти, выходы которых подключены к первым входам S младших разрядов (N4-2) -разрядного сумматора; выходы элементов памяти с (N—1)-го по 2N-fi соединены с вторыми входами разрядов (N4-2)-разрядного сумматора, выходы эле5 ментов памяти с первого по (N-2)-fi являются выходами N—2 младших разрядов произведения устройства, выходы разрядов (N-(-2)-разрядного сумматора являются выходами N4-2, старших разрядов произведения устройства..Составитель Ю. Варакин
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874318600A SU1481747A1 (ru) | 1987-10-16 | 1987-10-16 | Устройство дл умножени двоичных чисел |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU874318600A SU1481747A1 (ru) | 1987-10-16 | 1987-10-16 | Устройство дл умножени двоичных чисел |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1481747A1 true SU1481747A1 (ru) | 1989-05-23 |
Family
ID=21332559
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU874318600A SU1481747A1 (ru) | 1987-10-16 | 1987-10-16 | Устройство дл умножени двоичных чисел |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1481747A1 (ru) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2546072C1 (ru) * | 2013-09-24 | 2015-04-10 | Общество с ограниченной ответственностью "ЛЭТИНТЕХ" | Конвейерный арифметический умножитель |
-
1987
- 1987-10-16 SU SU874318600A patent/SU1481747A1/ru active
Non-Patent Citations (1)
Title |
---|
Карцев М. А , Брик В. А. Вычислительные системы и синхронна арифметика. - М.: Радио и св зь, 1981, с. 162-221. Авторское свидетельство СССР № 938282, кл. G 06 F 7/52, 1980 * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2546072C1 (ru) * | 2013-09-24 | 2015-04-10 | Общество с ограниченной ответственностью "ЛЭТИНТЕХ" | Конвейерный арифметический умножитель |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4965762A (en) | Mixed size radix recoded multiplier | |
US4142242A (en) | Multiplier accumulator | |
SU1481747A1 (ru) | Устройство дл умножени двоичных чисел | |
US4215419A (en) | Method for binary multiplication of a number by a sum of two numbers and a digital system for implementation thereof | |
SU1524046A1 (ru) | Устройство дл умножени двух N-разр дных чисел | |
SU877521A1 (ru) | Преобразователь двоично-дес тичного кода в двоичный | |
SU985783A1 (ru) | Устройство дл умножени п-разр дных чисел | |
SU1203512A1 (ru) | Устройство дл умножени | |
SU991418A2 (ru) | Устройство дл умножени двух N-разр дных чисел | |
SU1156066A1 (ru) | Устройство дл умножени двоичных чисел | |
SU1234830A1 (ru) | Устройство дл умножени в дополнительном коде | |
SU1578711A1 (ru) | Устройство дл умножени | |
SU717765A1 (ru) | Устройство дл вычислени суммы произведений | |
SU754412A1 (ru) | Устройство для умножения 1 | |
SU1515161A1 (ru) | Устройство дл умножени | |
SU1196853A1 (ru) | Устройство дл вычислени обратной величины | |
SU744563A1 (ru) | Устройство дл умножени | |
RU1786484C (ru) | Универсальное суммирующее устройство | |
SU1129607A1 (ru) | Устройство дл умножени | |
SU1173410A1 (ru) | Устройство дл умножени в избыточном последовательном коде | |
SU903866A1 (ru) | Конвейерное множительное устройство | |
SU960804A1 (ru) | Устройство дл умножени | |
SU1191907A1 (ru) | Устройство дл умножени двоичных чисел в дополнительном коде | |
SU1032453A1 (ru) | Устройство дл умножени | |
SU860061A2 (ru) | Матричное устройство дл умножени и сложени |