SU555401A1

SU555401A1 - Устройство дл умножени

Info

Publication number: SU555401A1
Application number: SU2177513A
Authority: SU
Inventors: Николай Николаевич Горнец; Ирина Владимировна Сперанская; Игорь Юрьевич Сперанский
Original assignee: Московский институт радиотехники, электроники и автоматики
Priority date: 1975-10-02
Filing date: 1975-10-02
Publication date: 1977-04-25

Description

1

Изобретение относитс к вычислительной технике и может быть использовано при построении арифметических устройств.

Известно устройство дл умножени чисел, содержащее регистры множимого и множител , сумматор и логические элементы. OWUKO в этом устройстве отсутствует возможность умножени отрицательных чисел на два разр да.

Наиболее близким техническим решением к изобретению вл етс устройство, содержащее регистр множимого, регистр множител , комбинационный сумматор, регистр поразр дных сумм и регистр переносов, причем выход регистра переноса подключен к первому входу комбинационного сумматора, выход суммы по модулю два комбинационого сумматора подключен к входу регистра подразр дных сумм, выход переноса первого младшего разр да комбинационного сумматора подключен к входу второго младшего разр да регистра переноса, выход переноса второго младшего разр да комбинационного сумматора подключен к входу первого младшего разр да комбинационного сумматора, входные шины.

Недостатком известного устройства вл етс

узкий диапазон перемножаемых чисел и низкое быстродействие.

Цель изобретени - расширение диапазона умножаемых чисел и повышение быстродействи .

Это достигаетс тем, что в устройство введены группы элементов И, триггер, дешифратор, причем выход регистра множимого подключен к входам элементов И первой группы, вторые входы которых подключены к выходу децшфратора и к входу триггера, выход которого подключен к первому входу дешифратора и к первым входам элементов И второй группы, вторые входы которых подключены к первой входной шине, к первым входам элементов И третьей и четвертой rpymi, выходы элементов И четвертой группы подключены к второму входу комбинационного сумматора, второй выход которого подключен к первым входам элементов И п той группы, выходы ко торых подключены к входу регистра переноса, выходы элементов И первой группы подключены к третьему входу комбинационного сумматора, четвертый вход которого подключен к выходам элементов И второй грутшы, выходы двух младших разр дов комбинационного сумматора подключены к соответствующим входам элементов И третьей

3

rpyiuibi, вторые входы элементов И п той груниь. подключе1 ы к второй входной шине,

Ла чертеже 11окн; а 1а схема предлагаемого устройства.

Ует-ройство дл умножени содержит регистр множимого 1, регистр множител 2, комбинационный сумматор 3, регист т поразр даых сумм 4, регистр переноса 5, триггер 6, дешифратор 7 и группы элементов И 8-12.

Работа устройства заключаетс в следующем.

В исходном состо тш в регистре 1 хранитс кшожимое, в регистре 2 множитель В каждом такте умножени производитс пр ма , инверсна шш пр ма со сдвигом на один разр д влево передача множимого на первый вход сумматора 3 или передача множимого блокируетс . Тип передачи множимого определ етс комбинацией двух очередных разр дов множител с помощью дешифратора 7, а также триггера 6.

Получающа с в каждом такте умножени сумма по модулю два за исключением двух ее младших разр дов с соответствующего выхода сумматора 3 записьшаетс в регистр 4. Суммы, выработанные в {п+1) и (п+2)-м разр дах сумматора 3 записываютс в два старших разр да регистра 2. Эти разр ды в предыдущем такте были освобождены при сдвиге множител в регистре 2 на два разр да вправо.

Переносы, вырабатываемые сумматором 3 в каждом такте умножени , записываютс со сдвигом на O/1J1H разр д вправо в регистр 5 за исключением переноса из (п+2)-го разр да сумматора, который в этом же такте поступает на первый вход (п+)-го разр да сумматора. Таким образом, в каждом такте осуществл етс пробег переноса всего через одан разр д. Необходимое дл этого врем незначительно по сравнению с длительностью такта и не зависит от количества разр дов сомножителей .

При- необходамости вычитани множимого из предыдуглей суммы частичных произведений на сумматор подаетс инверсный код множимого, тем самым из времени преобразовани множимого исключаетс арем на распространение переноса из младшего разр да множимого. дополнени от множимого осудюствл етс в следуюшем такте умножени подачей дополнительной единицы из триггера 6 на первый вход (п-ь2)-го разр да сумматора 3.

В такте п/2 дл выполнени коррекции при умноже1ши на отридательшлй множитель производитс умножение па знаковую пару разр дов множител . Поэтому в п/2 такте переносы за}юс тс в регистр 5 со сдвигом j,a один разр д влево, а поразр д 1а сумма подаетс на сумматор 3 в (п/2+lj-M такте без c;usnra. Множитель в гакте п,2 также не сдаигастс . Яч;; завершени преобразовани ПРОИЗПС/ГСНИЯ в .UOI(. lfMTe(bJU.ri код С)Тj-Hi ,iaTo:ib(M NT40 Ki ie;ie служит акт б (n/Zfl). В jrov 1ЯК1С с(Х:0.-- ;11Л1ис TjunTciKi 6 iio.uieiCH по в

()-й разр д сумматора, а в его п-й разр д на первый вход,так как сдвига в предыдуидем такте не было. В (п/2+1)-м такте множимое не подаетс на первый вход сумматора. Суммирование в этом такте производитс с распространением переносов по сквозной депи, предусмотренной в сумматоре 3.

Запись окончательного произведени проиэводатс в регистр 4.

Итак старшие п разр дов результата наход тс в регистре 4, младшие (п- 2) разр да наход тс ; в старших разр дах регистра множител 2.

Таким образом, предлагаемое устройство не требует предварительного преобразовани сомножителей в пр мой код и последующего преобразовани произведени в дополнительный код, что приводит к повышению быстродействи всего устройства в сравнении с известным.

Claims

Формула изобретени

Устройство дл умножени , содержащее регистр множимого, регистр множител , комбинационный сумматор, регисф поразр дных сумм и регистр переноса, причем выход регисфа переноса подключен к первому входу комбинационного сумматора, выход суммы по модулю два которого подключен к входу регистра поразр дных сумм, выход переноса первого младшего разр да комбинациошюго сумматора подключен к входу второго младшего разр да регистра переноса, выход переноса второго младшего разр да комбинадиошюго сумматора подключен к входу первого младшего разр да комбинационнйго сумматора, входные шины, отличающее (Г тем, что, с целью расширени диапазона умножаемых чисел и повышени быстродействи , в устройство введены группы элементов И, триггер, дешифратор, причем выход регистра множимого подключен к входам элементов И первой группы, вторые входы которых подключены к выходу дешифратора и к входу триггера, выход которогоподключен к первому входу дешифратора и к первым входам элементов И второй грушп 1, вторые входы которых подключены к первой входной шипе, к первым входам элементов И третьей и четвертой групп, выходы элементов И четвертой группы подключен. к второму входу комбинационного сумматора, второй выход которого подключен к первым входам элементов И п той группы, Bbixoju.i которых подключены к входу регистра переноса, выходы элементов И первой группы подключены к третьему входу комбинационного сумматора, четвертый вход которого по/(ключеп к выходам njie.vfcitTOB И второй группы, В1.ходы -ujyx млашиих разр дов Гч-омб1П1ацноино10 сумматора подключены к соотвстсгвуЕошим входам злемсигов П третьей группы, вторые входы эле.менток И пикм i ругшы 1()дк;ио1си:,1 к пторсп; вхо.чисч lunni.