SU1206773A1

SU1206773A1 - Устройство дл умножени

Info

Publication number: SU1206773A1
Application number: SU752154606A
Authority: SU
Inventors: Фазыл Феритович Мингалеев; Вениамин Михайлович Кузнецов
Original assignee: Предприятие П/Я В-2969
Priority date: 1975-07-09
Filing date: 1975-07-09
Publication date: 1986-01-23

Abstract

Изобретение относитс к области вычислительной техники и может быть использовано при проектировании арифметических устройств ЦВМ. Целью изобретени вл етс повышение быстродействи устройства. Устройство содержит регистр множимого, регистр множител , коммутатор, группу злементов И, группу элементов ИЛИ, 1 накаш1иваю- 1ЦИЙ сумматор, комбинационный сумма-- тор, регистр, узел управлени коммутатором , содержащий шесть элементов И и два элемента ИЛИ. Повышение быстродействи достигаетс введением узла определени знака операции, содержащего элемент И, элемент ИЛИ. 1 табл. 1 ип. ё INS С о: 00

Description

1

Изобретение относитс к области вычислительной техники и может быть использовано при проектировании ариф метических устройств ЦВМ.

Целью изобретени вл етс повышение быстродействи .

На чертеже представлена функциональна схема устройства дл умножени .

Устройство содержит регистр 1 множимого , регистр 2 множител , коммутатор 3, содержащий группу элементов И 4-6 и группу элементов ИЛИ 7, накапливающий сумматор 8, содержащий комбинационный сумматор 9 и регистр 10, узел 11 управлени коммутатором , содержащий элементы И 12-17 и элементы ИЛИ 18 и 19, узел 20 определени знака операции, содержащий элемент И 21 и элемент ИЛИ 22.

Регистры 2 и 10 функционально полные состо т из вспомогательного и основного регистров. Сдвиг содержимого регистров 10 и 2 производитс двум тактирующими импульсами внутри такта или двум фронтами одного тактирующего импульса..

При умножении двух чисел, заданных в модифицированном дополнительном коде, код множимого заноситс в регистр 1, а код множител - в , регистр 2. В устройстве используетс метод умножени на два разр да множител , начина с младших его разр дов , при неподвижном множимом. В зависимости от результата исследовани пары разр дов множител предусматриваютс следующие действи .

В случае пары 00 производитс про- стой сдвиг на два разр да вправо частичного произведени на регистре 10 через 1 мбинационный сумматор 9. В случае пары 01 к сумме частичных произведений прибавл етс одинарное множимое и сумма частичных произведем НИИ сдвигаетс на два разр да вправо В случае пары 10 прибавл етс удвоенное множимое и сумма частичных произведений сдвигаетс на два разр да вправо. В случае пары 11 из суммы частичных произведений вычитаетс одинарное множимое и сумма частичных произведений сдвигаетсЙ на два разр да вправо. В результате вьиита- ни очередна сумма частичных производных будет, иметь отрицательный знак. На следующем такте умножени

45

- 40 м . 55

206773

должно быть прибавлено одинарное множимое.

Отрицательный знак предыдущей суммы частичных производных учитьта5 етс при обработке следующей пары разр дов. Если следующа пара 00, то она обрабатываетс как 01. Если следующа пара 01, то она обраба- тьгоаетс как ЛЮ. Если следующа

10 пара 10, то она обрабатьгеаетс как 11-. Если следующа пара 11, то она обрабатываетс как 00 и присваиваетс отрицательный знак очередной сумме частичных произведений

15 (подаетс 1 на входы знаковых разр дов регистра 10).

Узлы 11 и 20 функционируют в соответствии с правилами дл обработки пар разр дов множител с учетом зна20 ка предьздущей суммы частичных произведений . Правила сведены в таблицу.

При выполнении вычитани множимое в обратном коде из регистра 1 через коммутатор 3 поступает на входы ком25 бинационного сумматора 9. При этом на вход переноса младщего разр да сумматора 9 подаетс +1, т.е. на входах сумматора. 9 образуетс дополнительный код множимого.

30 При выполнении умножени очередна сумма частичных произведений с сумматора 9 со сдвигом на два разр да вправо записываетс в регистр 10, при этом младшие разр ды очередной

35 суммы записываютс на входы двух старших разр дов регистра множител 2, поскольку по мере сдвига множител на два разр да вправо старшие разр ды регистра 2 освобождаютс .

При выполнении последнего такта умножени очередна сумма частичных произведений с сумматора 9 по параллельным цеп м записьшаетс в регистр 10, при этом на входы двух старших разр дов регистра множител 2 запи- сьшаютс нули (результат операции после выполнени последнего сложени не об зательно должен переписыватьс в регистр 10, а может быть выбран непосредственно из сумматора 9).

В результате умножени в регистре 10 получаютс старшие разр ды суммы частичных произведений, а в регистре- 2 - его младшие разр ды.

50

Claims

Формула изобретени

Устройство дл умножени , содержащее регистр множимого, регистр

множител ,коммутатор, накапливающий сумматор, узел управлени коммутатором , информационные входы разр дов первой, второй и третьей групп коммутатора соединены с пр мыми выходами соответствующих разр дов ре- множимого, пр мыми выхода- ми разр дов регистра множимого со сдвиi

. гом на один разр д влево и с инверсными выходами соответствующих разр дов регистра, множимого, выходы коммутатора подключены к входам разр дов накапливающего сумматора, -первый, второй и третий управл ющие входы коммутатора соединены соответственно с первым, вторым и третьим выходами узла управлени коммутатором , выходы двух младших разр дов накапливающего сумматора соединены с входами соответственнр двух старши разр дов регистра множител , выходы двух младших разр дов которого и выход знакового разр да накапливающего сумматора соединены с входами узла управлени коммутатором, третий выход которого подключен к входу перноса накапливающего сумматора, о т- личающеес тем, что, с целью повышени быстродействи , в него .введен узел определени знака .операции, содержащий злемент И и (злемент ИЛИ, а накапливающий сумма 206773

тор содержит регистр и комбинационный сумматор, выходы разр дов которого соединены со сдвигом на два разр да вправо с входами разр дов

5 регистра накапливающего сумматора, выход знакового разр да которого вл етс выходом знакового разр да накапливающего сумматора и подключен к первому входу элемента И узла

10 определени знака операций, перва группа входов комбинационного сумматора вл етс входом разр дов накапливающего сумматора, втора группа входов комбинационного сумматора соеIS динена с выходами разр дов накашга- вамцего сумматора, второй и третий входы элемента И узла определени знака операции соединены с выходами младших разр дов регистра множител ,

20 а выход подключен к первому входу

элемента ШШузла определени знака операции , второй вход которого соединен с третьим выходом узла управлени коммутатором , выход элемента ИЛИ узла опре25 делени знака операции подключен к входу знаковогоразр да регистранатапливающего сумматора,входпереноса комбинационного сумматора вл етс входом переноса накапливакнцегосумматора,вы30 ходы разр дов регистра множител соединены сдвигом на два разр да вправо с входами разр дов регистра множител .

Редактор В. Иванова

Составитель В. Березкин

Техред 3.Палий Корректор А. Обручар

Заказ 8714/50 Тираж 673Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д. 4/5

Филиал ПШ1 Патент, г. Ужгород, ул. Проектна , 4