SU813420A1 - Устройство дл умножени двоичныхчиСЕл B дОпОлНиТЕльНыХ КОдАХ - Google Patents

Description

i

Изобретение относитс  к вычислительной технике и может быть использовано в арифметических устройствах цифровых вычислительных машин и систем.

Известно устройство дл  умножени  двоичных чисел в дополнительных кодах, содержащее регистр множител , дешифратор , регистр множимого, сумматор, регистр результата, группу схем И 1.

Недостаток этого устройства заключаетс  в недостаточном быстродействии, св занном с потер ми времени на распространение переносов при каждом суммировании очередного частичного произведени  с текущим кратным множимого.

Известно также устройство дл  умножени  двоичных чисел, содержащее регистр множимого, регистр множител , регистр результата (п -f 1) сумматоров, поразр дные элементы И-ИЛИ 2.

Недостатком этого устройства  вл етс  недостаточное быстродействие, св занное с потер ми времени на проведение переносов в каждом из сумматоров, э также большой объем оборудовани .

Из известных устройств дл  умножени  двоичных чисел, представленных в дополнительных кодах, наиболее близким к предлагаемому  вл етс  устройство, содержащее регистр множимого, сдвиговый регистр множител , трехвходовой сумматор, регистр поразр дных сумм, регистр поразр дных переносов , преобразователь цифр множител , триггер запоминани  результата преобразовани , три группы элементов И, группу элементов ИЛИ, узел задержки, причем выходы двух младщих разр дов сдвигового регистра множител  соединены с первым и вторым входами дещифратора цифр множител , первый выход дещифратора соединен со входами всех элементов И первой группы, второй выход дешифратора соединен со входом узла задержки, первый выход узла задержки соединен со входами всех элементов И второй группы и с управл ющими входами регистров множител , поразр дных сумм и поразр дных переносов, а второй выход -

с входом младшего разр да-сумматора, третий выход дешифратора соединен со входами всех элементов И третьей группы, а четвертый выход через триггер запоминани  результата дешифратора соединен с третьим

входом преобразовател , вторые входы элементов И первой группы соединены с пр мыми выходами соответствующих разр дов регистра множимого, вторые входы элементов И второй группы соединены с инверсными выходами соответствующих разр дов регистра множимого, вторые входы элементов И третьей группы соединены со сдвигом влево на один разр д с пр мыми выходами соответствующих разр дов регистра множимого , выходы элемента И первой, второй и третьей группы соединены со входами соответствующих элементов ИЛИ, выходы элементов ИЛИ соединены с соответствующими разр дами первого входа сумматора, первый выход сумматора соединен со входом регистра поразр дных, сумм, второй выход сумматора соединен со входом регистра поразр дных переносов, выходы регистров поразр дных сумм и поразр дных переносов соединены со вторым и с третьим входами сумматора соответственно 3.

Недостатком данного устройства  вл етс  недостаточное быстродействие. Это св зано с необходимостью двух циклов суммировани  при передаче, инверсного кода множимого .

В первом цикле на первый вход сумматора подаетс  обратный код множимого с одновременной блокировкой сдвига множител , суммы и переносов, а во втором цикле - единица, отличающа  дополнительный код отрицательного числа от обратного.

Цель изобретени  - увеличение быстродействи  устройства.

Дл  достижени  поставленной цели в устройство дл  умножени  двоичных чисел в дополнительных кодах, содержащее регистр множимого, сдвиговый регистр множител , трехвходовой сумматор, регистр поразр дных сумм, регистр поразр дных переносов , дешифратор цифр множител , триггер запоминани  результата дешифрации, три группы элементов И, группу элементов ИЛИ, причем выходы двух младших разр дов сдвигового регистра множител  соединергы с первым и вторым входами дешифратора цифр множител , первый и второй выходы которого соединены с первыми входами элементов И первой и второй групп соответственно , третий выход дешифратора цифр множител  через триггер запоминани  результата дешифрации соединен с третьим входом дешифратора цифр множител , вторые входы элементов И первой группы соединены с пр мыми выходами соответствующих разр дов регистра множимого, первые входы элементов И третьей группы соединены с инверсными выходами соответствующих разр дов множимого, вторые входы элементов И второй группы соединены со сдвигом влево на один разр д с пр мыми выходами разр дов регистра множимого, выходы элементов И первой, второй и третьей групп

соединены со входами соответствующих элементов ИЛИ группы, выходы которых соединены со входами соответствующих разр дов первого входа сумматора, первый и второй выходы сумматора, соединены со входами

регистра поразр дных сумм и регистра поразр дных переносов соответственно, выходы которых соединены соответственно со вторьГм и третьим входами сумматора, введены триггер запоминани  единицы дополнительного кода, триггер запоминани  переноса и дополнительный сумматор, причем установочный вход триггера запоминани  единицы дополнительного кода и вторые входы элементов И третьей группы соединены с четвертым выходом дещифратора цифр

множител , выход триггера запоминани  единицы дополнительного кода соединен с младшим разр дом первого входа дополнительного сумматора, выход младшего разр да регистра поразр дных переносов соединен со старшим разр дом первого входа дополнительного сумматора, выход младшего разр да регистра поразр дных переносов соединен со старшим разр дом первого входа дополнительного сумматора, разр ды второго входа дополнительного сумматора соединены с выходами дополнительных разр дов регистра поразр дных сумм, входы которых соединены с выходами разр дов дополнительного сумматора, выход переноса дополнительного сумматора через триггер запоминани  переноса соединен с третьим входом дополнительного сумматора. На чертеже представлена схема устройства дл  умножени  двоичных чисел.

Устройство содержит п-разр дный регистр 1 множимого, сдвиговый п-разр дный регистр 2 множител , триггер 3 запоминани  результата преобразовани  цифр множител , дешифратор 4 цифр множител , группу элементов И 5 пр мой передачи кода множимого, группу элементов И 6 инверсной передачи кода множимого, группу элементов И 7 передачи кода множимого со сдвигом влево, выход 8, выход 9, выход 10 и выход 11 дещифратора 4 цифр множител , группу элементов ИЛИ 12, 2п-разр дный регистр 13 поразр дных сумм, (л -f 2)разр дный регистр И запоминани  переносов , (п + 1)-разр дный основной сумматор 15, триггер 16 запоминани  единицы дополнительного кода, дополнительный двухразр дный сумматор 17, триггер 18 запомина0 ни  переноса.

Перед выполнением умножени  в регистре 1 хранитс  множимое, представленное в дополнительном коде, а в регистре 2 - представленный в дополнительном коде множитель. В первом такте умножени 

в дешифраторе 4 одновременно анализируютс  два младших разр да множител  и значение выхода триггера 3, которое в исходном состо нии устройства всегда равно нулю . При единичном значении первого разр да множител  и нулевом значении второго разр да множител , а также при единичном значении выхода триггера 3 и нулевом значении первого и второго разр дов множител  в дешифраторе 4 управл ющий импульс формируетс  на первом выходе. При единичном значении первого и второго разр дов множител  и нулевом значении выхода триггера 3, а также при единичном значении выхода триггера 3 и второго разр да множител  и нулевом значении первого разр да множител  в дешифраторе 4 управл юший импульс формируетс  одновременно на выходах 9 и 11. При этом на выходе 11 управл юший импульс формируетс  также и при единичном значении триггера 3 и обоих младших разр дов множител , причем данный импульс поступает на единичный вход триггера 3 и переводит его к началу следуюшего такта в единичное состо ние. При единичном значении второго разр да множител  и нулевом значении первого разр да множител  и триггера 3, а также при единичном значении первого разр да множител  и триггера 3 и нулевом значении второго разр да множител  управл юший импульс в дешифраторе 4 формируетс  на выходе 10. По импульсу, формируемому на выходе 8 дешифратора 4, разрешаетс  срабатывание элементов И 5 и, соответственно, прохождение на вход сумматора 15 пр .мого значени  множимого, по импульсу на выходе 9 дешифратора 4 разрешаетс  срабатывание элементов И 6 и прохождение на вход сумматора 15 инверсного значени  множимого, а по импульсу на выходе 10 разрешаетс  срабатывание элементов И и прохождение на вход сумматора 15 значени  множимого со сдвигом на один разр д влево. Если ни на одном из первых выходов 8-10 дешифратора 4 управл юший импульс не формируетс , то на вход сумматора 15 значение множимого не поступает, что соответствует передаче на вход сумматора нулевого значени  кода. Управл ющий импульс, формируемый на выходе 9 дешифратора 4, поступает на единичный вход триггера 16 и переводит его к началу следующего такта в единичное состо ние. При этом запись единицы в триггере 16 соответствует запоминанию единицы , отличающей дополнительный код подлежащего передаче в сумматор 15 отрицательного значени  множимого от обратного кода. В сумматоре 15 производитс  поразр дное суммирование преобразованного множимого и содержимого регистров 13 и 14, поступающего на второй и третий входы сумматора соответственно.

В результате суммировани  на выходе сумматора 15 в каждом разр де формируетс  соответствующее значение суммы и соответствующее значение переноса. Далее поразр дные значени  поразр дных переносов записываютс  в регистр 14 со сдвигом на

один разр д вправо, а значени  поразр дных сумм - в регистр 13 со сдвигом на два разр да вправо. При этом значени  поразр дных сумм и переносов по вл ютс  на выходе указанных регистров к началу следующего такта умножени . В конце первого такта умножени  в регистре 2 производитс  сдвиг множител  на два разр да вправо, в результате чего к началу второго такта на выходе двух младших разр дов регистра 2 по вл ютс  соответственно третий и

nUI-,

четвертый разр ды множител . Во втором такте умножени  цикл формировани  частичного произведени  повтор етс . Если в первом такте управл ющий импульс формировалс  на выходе 9 дешифратора 4, т. е.

5 в сумматор 15 передавалась инверсна  форма множимого, то во втором такте на выходе триггера 16 по вл етс  единица, котора  поступает на вход младшего разр да двухразр дного сумматора 17, с выхода старшего разр да которого значение переноса пос0 тупает на вход триггера 18. Поразр дные суммы с выхода сумматора 17 поступают на входы соответствующих разр дов регистра 13, расположенные правее от разр дов, в которые записываетс  значение с сумматора 15, и к началу следующего такта записываютс  в эти разр ды. Причем предыдущие значени  указанных разр дов и разр дов регистра 13, расположенных правее, сдвигаютс  к началу следуюшего такта на два разр да вправо (в одном из вариантов

0 конкретного выполнени  устройства эти разр ды .могут сдвигатьс  в регистр множител ). Далее в следуюших тактах умножени  все повтор етс  аналогично рассмотренным выше тактам, а сумматор 17 работает также, как и сумматор 15, обрабатыва  информацию , поступающую с выхода регистров 13 и 14 и триггеров 16 и 18. По окончанию сдвига всех разр дов множител  в регистре 13 формируетс  сум.ма всех частичных произведений, в которой необходимо только

0 прибавить значение, полученное к этому моменту на выходе регистра 14. Поэтому в последнем такте умножени  значени  этих регистров суммируютс  в сумматоре 15 с выполнением сквозного переноса по всем разр дам сумматора и с анализом знаковых

5 разр дов сомножителей, в результате чего в регистре 13 формируетс  окончательное значение произведени .

Claims (3)

1. Данное техническое решение позвол ет Q исключить второй цикл суммировани  (суммирование содержимого регистров суммы и переносов с единицей дополнительного кода ). Любое из двух возможных значений каждого разр да множител  равноверо тно . Поэтому веро тность подачи множимого на вход сумматора инверсным кодом равна 1/4. Увеличение быстродействи  устройства зависит от разности множител . В среднем данное техническое решение повышает быстродействие на 30-35% по сравнению с устройством-прототипом . Формула изобретени  Устройство дл  умножени  двоичных чисел в дополнительных кодах, содержащее регистр множимого, сдвиговый регистр множител , трехвходовой сумматор, регистр поразр дных сумм, регистр поразр дных переносов , дешифратор цифр множител , триггер запоминани  результата дешифрации, три группы элементов И, группу элементов ИЛИ, причем выходы двух младших разр дов сдвигового регистра множител  соединены с первым и вторым входами дешифратора цифр множител , первый и второй выходы которого соединены с первыми входами элементов И первой и второй групп соответственно , третий выход дешифратора цифр множител  через триггер запоминани  результата дешифрации соединен с третьим входом дешифратора цифр множител , вторые входы элементов И первой группы соединены с пр мыми выходами соответствуюших разр дов регистра множимого, первые входы элементов И третьей группы соединены с инверсными выходами соответствующих разр дов регистра множимого, вторые входы элементов И второй группы соединены со сдвигом влево на один разр д с пр мыми выходами разр дов регистра множимого , выходы элементов И первой, второй и третьей групп соединены со входами соответствующих элементов ИЛИ группы, выходы которых соединены со входами соответствующих разр дов первого входа сумматора , первый и второй выходы сумматора соединены со входами регистра поразр дных сумм и регистра поразр дных переносов соответственно , выходы которых соединены соответственно со вторым и третьим входами сумматора , отличающеес  тем, что, с целью увеличени  быстродействи , в устройство введены триггер запоминани  единицы дополнительного кода, триггер запоминани  переноса и дополнительный сумматор, причем установочный вход триггера запоминани  единицы дополнительного кода и вторые входы элементов И третьей группы соединены с четвертым выходом дещифратора цифр множител , выход триггера запоминани  единицы дополнительного кода соединен с младшим разр дом первого входа дополнительного сумматора, выход младшего разр да регистра поразр дных переносов соединен со старшим разр дом первого входа дополнительного сумматора, выход младшего разр да поразр дных переносов соединен со старшим разр дом первого входа дополнительного сумматора, разр ды второго входа дополнительного сумматора соединены с выходами дополнительных разр дов регистра поразр дных Сумм, входы которых соединены с выходами разр дов дополнительного сумматора, выход переноса дополнительного сумматора через триггер запоминани  переноса соединен с третьим входом- дополнительного сумматора. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР Л-Ь 487386, кл. G 06 F 7/39, 1975.
2. 2.Авторское свидетельство СССР № 556434, кл. G 06 F 7/39, 1977.
3. 3.Папернов А. А. Логические основы ЦВТ. М., «(Советское радио, 1972, с. 210- 213, 219-223.