SU888110A1 - Последовательное множительное устройство - Google Patents

Description

1

Изобретение относитс  к вычислительной технике и может быть использовано при построении цифровых вы- числительных машин последовательного действи .

Известно устройство дл  умножени  последовательного типа I, содержащее регистры множител , множимого и произведени , одноразр дный сумматор последовательного действи , блок управлени , логические элементы И и ИЛИ.

Принцип работы такого устройства не позвол ет использовать в нем динамическне регистры с большой степенью интеграции, что ограничивает область применени  устройства.

Наиболее близким р«йением по тех ической сущности к изобретению  вл етс  последовательное множительное устройство с умножением на к разр дов множител  2, содержащее динамические регистры множимого, частичных произведений, К последовательных сумматоров (, где п - разр дность сомножителей), К элементов И, причем выходы элементов И соответ ственно подключены к первым входам последовательных суиматоров.

Недостатком известного устройства  вл етс  то, что регистр множител  не выполнен дин㹫ическим, это не , позвол ет реализовать в устройстве динамический принцип работы, что в конечном счете сужает область его применени , множительное устройство содержит,большое количество линий задержки на один такт, это усложн ет его, увеличивает число св зей в устройстве и снижает возможности интегрального исполненн  устройства.

Цель изобретени  - упрощение устройства .

5 Поставленна  цель достигаетс  тем, что в него введены динамнческнй регистр множител , динамический регистр задержки, К D-триггеров, (К-И)-й элемент Н, два элемента запрета, элемент 20 или, причем первый выход динамическог о регистра множител  подключен к D входам О-трйггеров, С входа которых соответственно соедннены с тактовыми шинамн устройства, выходы ;25 D-триггеров подключены к первм  входам соответствующих элементов и, второй вход первого последовательного сумматора соединен с выходом первого элемента запрета, выход каждого 30 последовательного сумматора соединен с вторым входом следующего последовательного сумматора, выход к-го последовательного сумматора соедине с входом динамического регистра час тичных произведений, выход которого подключен к первому входу (k+l)-ro элемента И, а также к пр мому входу первого элемента запрета, вход дйна мического регистра множимого соединен с его выходом и подключен к второму входу первого элемента и и к входу динамического регистра задерж ки, выходы которого подключены соот ветственно к вторым входам элементов И, с второго по k-й выход (k+1) го разр да динамического регистра множител  подключен к пр мому входу второго.элемента запрета, инверсный вход которого подключен к второму входу (k+l)-ro элемента И, к. инверс ному входу первого элемента запрета а также к управл ющей тактовой шине устройства, выходы (k+l)-ro элемента И и второго элемента запрета сое динены с входами элемента ИЛИ, выход которого подключен к входу динамического регистра множител . На чертеже представлена функцио нальна  схема последовательного мно жительного устройства. Устройство содержит kl сумматоров п следовательного действи  1.1, 1 2....jl.k,k элементов И 2.1, 2.2,...,2.k,динамические регистры: (n+k)-разр дный регистр 3 множимого ( k-1)-разр дный регистр 4 задержки, п-раэр дный (п-разр дность сомножите лей) регистр 5 частичных произведений ( n+k)-разр дный регистр б множител  а также К D-триггеров 7.1, 7.2,..., 7.k, первый элемент 8 запрета, k так товых шин 9.1, 9.2,..., 9.k, управл ющую тактовую шину 10, элемент ИЛИ l,(k+)-й элемент и 12,второй элемент 13 запрета. Устройство работает следующим образом . Работа устройства осуществл етс  по циклам. Длительность каждого цикла равна (n+k) тактам, так как при умножении п-разр дного множимого на k очередных цифр множител  получаетс  часуичное произведение, имеющее разр дность (n+k, а дл  получени  одной цифры частичного произведени  нужен один такт. Будем считать, что когда на выходах первых разр дов динамических регистров в режиме хранени  наход тс  первые разр ды-записанных в них чисел , на первой тактирующей шине 9.1 по вл етс  единичныйсигнал Т1, соответствующий началу цикла. Сигналу Т2 на шине 9.2 соответст15ует такое расположение информации в регистрах при котором на выходах первых разр дов наход тс  вторые разр ды чисел и т.д. в исходном состо нии (такт Т1 первого цикла) в п первых разр дах регистра 3 находитс  множимое, а в п первых разр дах регистра б находитс  множитель. В остальных k разр дах регистров 3 и б (с/п+1)-го по (n+k)-и записаны нули. В регистрах 5 и 4 в исходном состо нии записаны нулевые коды. Рассмотрим цикл работы устройства, В,тактах Т1,,Tk каждого цикла в триггеры 7.1,..., 7.k записываетс  код очередных k разр дов множител , на которые в данном цикле будет производитьс  умножение. Последовательное поступление в каждом цикле на триггеры 7.1,..., 7.k очередных k разр дов множител  обеспечиваетс  соответствующей коммутацией цепей циркул ции регистра б. Цепь циркул ции регистра 6 замыкаетс  с выхода его (k+l)-ro разр да, что обеспечивает в каждом цикле сдвиг на k разр дов в рторону младших разр дов (вправо). Цикл циркул ции регистра 3 совпадает с циклом схемы, равным (n+k) тактов. Цепь циркул ции регистра 5 замыкаетс  через последовательно соединенные сумматоры 1.1,..., l.k. Цикл его циркул ции равен п тактов (на k тактов меньше цикла схемы), что обеспечивает в каждом цикле сдвиг информации на k разр дов вправо. Таким образом, на сумматоре 1.1 в каждом цикле осуществл етс  сложение сформированной в предыдущих циклах и сдвинутой на k разр дов вправо суммы частичных произведений и кода множимого, умноженного на младший из k очередных разр дов множител . На сумматоре 1.2 осуществл етс  сложение сформированного на выходе сумматора 1.1 числа и сдвинутого на один разр д влево множимого, умноженного на вторую цифру группы разр дов множител . Аналогично осуществл етс  сложение на остальных сумматорах. Соответствующие сдвиги множимого влево обеспечиваютс  задержкой через регистр 4 подачи кода множимого на входы сумматоров 1.2,...,l.k. Управление подачей кода множимого на входы сумматоров 1.1,... l.k через элементы И 2.1 г...,2.k (умножение на цифру множител ) осуществл етс  триггерами 7.1,...,7.k. На выходе сумматора l.k таким образом за n+k тактов формируетс  очередна  сумма частичных произведений , причем в первых k тактах определ етс  k очередных (начина  с младших) ЦИФР окончательного результата (произведени ), в последних п тактах формируетс  такуща  п-разр дна  сумма частичных произведений. Заметим, что к концу такта предыдуща п-разр дна  сумма частичных.

произведений полностью выдвинетс  иг регистра 5, а в его k младших разр дах будут находитьс  k очередных цифр произведени . Поэтому,начина  с такта Т(п+ 1) по сигналу на шине Ю, выдала кода из регистра 5 на сумматор 1.1 через элемент 8 блокируетс , разрываетс  цепь циркул ции регистра б с выхода {k+l)-ro разр да, и открываетс  через элементы 11 и 12 цепь приема очередных k разр дов произведени  в старшие разр ды регистра 6.

После последнего (n+k)-го такта Кс1ждого цикла состо ние узлов и регистров устройства следующее. Регистр 3 в исходном состо нии. Кули из (n+k) старших разр дов регистра множимого в последних jc тактах пе- реписались в регистр 4, так что он тоже в исходном состо нии. В регистре 5 находитс  очередное частичное произведение, поступившее туда за последние п тактов с сумматора l.k. В регистре б в его младших разр дах находитс  k очередных цифр множител , а в старших разр дах очередные К цифр результирующего произведени . На К В-триггерах; записаны k предыдущих цифр множител , однако они не вли ют на формирование произведени  в следующем цикле, так как с первого по k-й такты происходит перезапись очередных цифр множител  в соответствующие триггера.

После последнего такта последнего цикла в регистре 5 хран тс  п старших цифр произведени , а в старших разр дах регистра 6 его п младши с цифр. . .

Таким образом использование в последовательном множительном устройстве в цепи формировани  произведени  динамических регистров позвол ет значительно упростить устройство, а также расшир ет область его применени  за счет использовани  в мгипогабаритных вычислительных устройстгвах на интегральных динамических рн гистрах.

Claims (2)

1. Формула изобретени 

   Последовательное множительное yetройство , содержащее динамические регистры множимого, частичных произведений , К последовательных сумматоров , (, где п-разр диость сомножителей), К элементов И, причем выходы элементов И соответственно подключены к первым входам последос вательных сумматоров, отличающеес  тем, что, с целью упрощени  устройства, в него введены динамический регистр множител , динамический регистр задержки, К D-триггеров , (k+)-й элемент И, два элемента запрета, элемент ИЛИ, причем первый выход динамического регистра множител  подключен к D-входам Dтриггеров , С входы которых соответственно соединены с тактовыми шинами устройства, выходы D-триггеров подключены к первым входам соответствующих элементов И, второй вход первого последовательного сумматора соединен с выходом первого элемента

   0 запрета, выход каждого последователь ного сумматора соединен с вторым входом следующего последовательного сумматора, выход k-ro последовательного сумматора соединен с входом динамического регистра частичных произведений , выход которого подключен к первому входу (k+1)-го элемента И, а также к пр мому входу первого элемента . запрета, вход динамического

   Q регистра множимого соединен с его выходом и подключен к второму входу, первого элемента И и к входу динамического регистра задержки,выходы которого подключены соответственно к

   с вторым входам элементов И,с второго по k-й выход (k+1)-го разр да динами ческого регистра множител  подключен к пр мому входу второго элемента запрета , инверсный вход которого подключен к второму входу (k+1)-го элёмен0 та и, к инверсному входу первого элемента запрета,а также ук управл ющей тактовой шине устройства, выходы (k+1)-го элемента И и второго элемента запрета соединены с входами элемента ИЛИ, выход которого подключен к входу динамического регистра множител .

   Источники информации, прин тые во внимание при экспертизе

   0 Авторское свидетельство СССР W 608157, кл. G 06 F 7/39, 1974.
2. 2. Карцев М.А. Арифметика цифровых машин.-М., Наука, 1969, с. 458-464 (прототип).