JPS5841532B2 - セキワケイサンカイロ - Google Patents

Description

【発明の詳細な説明】 本発明はディジタル演算回路、特に複数の数値間の積の
和を効率的に求めるための回路に関する。

変復調やｐ波等の信号処理をディジタル演算により行な
う場合、積和の計算が必要になることが多い。

ここに積和とはＸｉ、Ｈｉを任意の数値をあられす変数
および定数とするとき、 を意味するものとする。

このようなｎ項の積和を通常の方法で求めると、ｎ回の
乗算操作と（ｎ−１）回の加算操作を必要とする。

一般にディジタル演算において乗算はかなり複雑な操作
を必要とし、音声信号や画像信号等の実時間処理におい
て積和計算を必要とする場合には、回路規模が極めて大
きくなり、その結実装置全体の消費電力も大きくなる等
の欠点を有する。

本発明はこのような複雑さを緩和し得る新しいディジタ
ル積和計算回路を提供し、ディジタル信号処理装置の小
形化、経済化、低電力化を可能にすることを目的とした
ものである。

第１図は本発明による積和計算回路の一実施例を示す図
である。

上述のｎ個の入力変数Ｘ１．Ｘ２＝−、Ｘｎは、ＬＳＤ
（Ｌｅａｓｔ ＳｉｇｎｉｆｉｃａｎｔＤｉｇｉｔ；最
小重み桁）より順次時間的直列に、第１図の端子１，２
．・・・・・・ｎを通じてＲＯＭ（読出し専用メモリ）
１００のアドレス部Ａ。

、Ａ１．・・・・・・、Ａｎ−Ｈに与えられる。

以後このアドレス符号をベクトルＡ＝（ａｏａｌ・・・
・・・ａｎ−、）であられす。

ＲＯＭ１００のＡで指定されるアドレスにはなる定数係
数Ｈｉの組合せ和があらかじめ計算され、ｍビット符号
Ｇ＝（ｇ、ｇ、・・・・・・ｇｍ−１）として格納され
ている。

このＲＯＭ１００の大きさとしては、入力変数ｎ個で全
ての組合せが生起可能としても２ｎ個の記憶番地があれ
ば充分である。

なおＲＯＭ１００の出力Ｇにおいてｇ。

がＭＳＤ（Ｍｏ５ｔ ５１ｇｎ１ｆｉｃａｎｔ Ｄｉｇ
ｉｔ；最大型み桁）。

ｇｍ−１がＬＳＤであるとする。

ＲＯＭ１００の出力Ｇの各要素ｇ。

ｔｇｌ・・・・・・ｇｍ−１はそれぞれ直列加算器１１
１，１１２．・・・・・・、１１．０＋ｍの一つの入力
とされる。

直列加算器は第２図に示すように１ビツトの全加算器２
１０と遅延フリップフロップ２２０により構成される。

第２図において端子２０１．２０２が加算すべき２信号
ｇｉ、ｂｉの入力端子、端子２０５ＬｔｆＯ８ｉの出力
端子である。

桁上げ信号Ｃｉは遅延フリップフロップ２２０により１
ビツトの遅延を受けてｄ・となる。

ｄｉは次の高位桁が入力されたとき同時に加算される。

端子２０３および２０４はそれぞれクロックおよびリセ
ット入力端子であり、第１図の端子１０および２０より
クロックパルスとリセットパルスが与えられる。

直列加算器１１１，１１２．・・・・・・１１０＋ｍに
おける入力符号ｂｉを以後まとめてＢ＝（ｂｏｂ。

・” ｂｍ−１）７桁上げ入力符号ｄｉをＤ＝ （ｄ、
ｄ、−・・ｄｍ−１）’出力符号ＳｉをＳ ”” （
Ｓ Ｏｓｌ ””” ５ｍ−１） ’桁上げ出力符号Ｃ
ｉをＣ＝（ｃｍｃ、・・・・・・ｃｍ−ｉ）とする。

直列加算器１１１，１１２．・・・、１１０＋ｍの出力
Ｓ。

、ｓ、・・・、５ｍ−２は遅延フリップフロップ１２１
、１２２ 、＋＋＊、 １２０＋ｍ−ｉに入力され端
子１０から与えられるクロックパルスにより１ビツトの
遅延を受けた後次段の直列加算器に入力される。

なお、Ｇが両極性信号をあられすときには第１設置列加
算器１１１の入力す。

は信号線４０によって第１段遅延フリップフロップ１２
１の出力が帰還される。

Ｇが絶対値信号のみを扱う場合にはす。

として′０″を入力しておけばよい。この回路ではまず
端子２０よりリセットパルスが加えられ、Ｂｏ＝（００
−０） 、 Ｄｏ＝（００・・・０）となった後、入力
変数のＬ Ｓ Ｄ Ａｏ＝ （ａｏ ａｘ・・・ａ［］
−１）Ｏが与えられ、ＡｏによってＧ。

＝（ｇｏｇｌ・・・ｇｍ−１）。

が生ずる。直列加算器１１１，１１２゜・・・、１１０
＋ｍではＳ。

＝Ｇｏ■Ｂｏ■Ｄｏ、Ｃｏ＝＝Ｇ。△Ｂｏ△Ｄｏの演算
が行なわれる。

ここに■はベクトルの対応する要素毎の２を法とする加
算、Δはベクトルの対応する要素毎の桁上げ演算を示す
ものとする。

次のクロックではＢ１＝（ｂｏｂｌ・・・ｂｍ−１）１
”（ＳＯＳｏ ８１”” Ｓｍ−１）０９ Ｄｌ”（ｄ
Ｏｄｌ””ｍ−１）１””（ｃＯｃｌ・・・ｃｍ−１）
Ｏなる右シフトが行なわれると同時に入力変数のＬＳＤ
から２番目のディジットＡ、＝（ａｏａｌ・・・ａｎ□
）１が与えられ、Ａ１によってＧ１ ＝ （ｇｏ ｇ、
・・・ｇｍ−１）１が生ずる。

この結果前と同様にしてＳｌ、 Ｃ１が計算される。

これは結局ＲＯＭ１００の出力を順次２倍しながら加算
していることに等しい。

信号線４０の役割はＳが負のとき右シフトによって極性
が正に逆転してしまうことを防ぐことにある。

積和出力は直列加算器１１０＋ｍの出力５ｍ−１として
得られる。

本発明においては直列加算器１１１゜１１２、・・・、
１１０＋ｍおよび遅延フリップフロップ１２１，１２２
．・・・、１２０＋ｍ−１からなる回路部分を直列入力
並列出力形格移動累算器と称する。

ところで入力変数Ｘｉが２進変数Ｘ１ｊＥ（０，１）に
より のごとく（ｗ十ｌ）ビットの２の補数符号で表示されて
いるものとし、これを第（１）式に代入して整理してみ
ると 対応させればＲ（，４）に他ならず、またΣ１）２Ｊ０
０ は順次２倍して加算することを示している。

したがって、第１図の回路により第（１）式に示すよう
な積和の計算が行なえることの理論的根拠も明らかであ
る。

なお第（４）式によると入力変数のＭＳＤの時点のみは
加算の代りに減算が必要なことが示されている。

減算は２の補数をとって加算することで実現できるから
、第１図においてＲＯＭ１００内に全てのＲ（，４）に
対しての補数をとったーＲ（，４）も同時に格納してお
きＭＳＤ入力時のみ−Ｒ（Ａ）を読出してやるようにし
てもよい。

しかしながら入力変数の有効桁数の最大値が極性ビット
を含めてにビットであるときには積和計算によって桁数
は（ｋ＋ｍ−ｔ）ビットになるため、入力変数の一語に
割り当てられるべきタイムスロットは最小限（ｋ＋ｍ−
１）ビットなければならない。

このような余分なタイムスロットがある以上要求される
有効桁数かにビットであっても入力変数を（ｋ＋ｍ−１
）ビット以上の符号長をもつ２の補数符号であられすこ
とは容易にできる。

そこで入力変数を（ｗ＋１）（≧（ｋ＋ｍ−１））ビッ
トであられし、第１図の実施例に示す回路に直接入力す
れば、出力のＬＳＤを含めた下位（ｋ＋ｍ−１）ピッ１
〜が正しい積和計算結果を与える。

第（４）式で示されたＭＳＤの特殊処理は（Ｗ＋１）ビ
ット目の入力時に必要となるはずであるが、入力の有効
桁かにビットまでであるため出力は（ｋ＋ｍ−１）ビッ
トまでに全ての情報が得られており、わざわざＭＳＤの
処理を行なう必要はない。

なお入力変数−語当りのタイムスロットが（ｋ ＋ｍ−
１）ビットを越える場合には出力の（ｋ＋ｍ−１）ビッ
トを越える部分は必ずしも正しい符号とはならないが適
当な手段、例えばアンドゲートまたはフリップフロップ
等により除去できる。

次に第３図を用いてより具体的に実施例の動作を説明す
る。

第３図は簡単な具体例として Ｆ＝Ｘ１・Ｈ，＋Ｘ２・
Ｈ２なる二項の積和を求める場合を示したもので、同図
１に示すようにＨ１＝ ３（０１１，）。

Ｈ２ニー１（１１１）で、Ｘ３． Ｘ２は３，４に示す
よＸ１＝−２Ｘ１＝３ うに時間的に（）→（）に変化 Ｘ２＝ ３ Ｘ２二２ するものとする。

第１図のＲＯＭ１００としては２２＝４番地の大きさが
必要であり第３図２に示す内容が格納される。

ＲＯＭ内容は３ピツ）（ｍ＝３）であり、入力変数Ｘ１
．Ｘ２に必要な有効桁数も３ピッ１−（ｋ＝３）である
ので、入力変数タイムスロットとしては最小限（ｋ ＋
ｒｎ−１） ＝ ５ビツト必要である。

したがってＸｌ、Ｘ２は第３図３．４に示すように５ビ
ツトの２の補数符号としてあられされている。

この具体例の動作は第３図５に示す通りである。

すなわち時刻Ｏにはリセットパルスにより直列加算器内
フリップフロップ、遅延フリップフロップは全てクリア
され、Ｂ二（０００）、Ｄ＝（０００）となるのでＸ７
．Ｘ２のＬＳＤ入力（ｏ、ｉ）に対応するＲＯＭ出力Ｇ
＝（１１１）がそのままＳとなる。

次の時刻１では時刻０のＳ。

がす。およびｈｌとなり、時刻０の８１がｂ２となる。

同様に時刻０の（ＣＯＣ１Ｃ２）が（ｄｏｄ１ｄ２）と
なる。

このとき入力変数の２ビット目がＲＯＭのアドレスとし
て入力されるのでＲＯＭ出力は（０１０）となり新しい
Ｃ，Ｓが計算される。

以後同様の処理が行なわれていく。

最終段直列加算器の出力ｓ２が積和出力を与えるが第３
図５の例でもＸ、＝−２，Ｘ、。

＝３のときｓ２の時早列はＬ Ｓ Ｄより１ 、１ 、
ｌ。

０．１となり−９なる正しい値を示している。

次のＸに３．Ｘ２：２の場合にもＬＳＤより１，１゜ｉ
、ｏ、ｏとなり＋７なる正しい積和出力が得られている
。

第３図６．７，８，９．１０はそれぞレフロックパルス
、リセットパルス、入力変数Ｘ１．Ｘ２および積和出力
ｓ２のタイムチャートを示している。

以上、実施例について詳細に説明したように、本発明に
より積和計算が極めて簡単な回路で行なえることになり
、ディジタル信号処理装置の小形化、経済化、低電力化
に資するところ極めて犬である。

また直列符号入力に対し直列符号出力が直接得られ、デ
ィジタル信号処理装置の制御タイミング信号の発生等も
非常に簡易化される。

さらに並列入力直列出力形格移動累算器の部分も容易に
集積化でき、全体を単一または２個程度のＩＣにするこ
とも簡単である。

なお、項数ｎが１０以−り二等大きくなる場合にはｎ個
の人力変数を複数組に分け、各綱面にＲＯＭを設け、各
ＲＯＭ出力を加算したものをＧとして並列入力直列出力
形格移動累算器に加えるようにすることもできる。

またＲＯＭのアクセス時間が問題になるような高速で用
いる場合にも入力符号を時間的に複数の信゛号系列に分
離して速度を落し、各々別々に低速度でＲＯＭを読出し
、読出した結果を多重化してＧとすることも可能である
。

【図面の簡単な説明】

第１図は本発明による積和計算回路の一実施例を示し、
図中１００はＲＯＭ１１１，１１２．・・・１１０＋ｍ
は直列加算器、１２１，１２２．・・・。 １２０＋ｍ−１は遅延フリップフロップ、端子１゜２、
・・・、ｎが０組の変数入力端子、１０はクロック入力
端子、２０はリセット入力端子、３０は積和計算結果の
出力端子である。 第２図は第１図の直列加算器の一具体例を示し、２１０
が１ビツトの全加算器、２２０がフリップフロップを示
す。 第３図は第１図の実施例の動作例を示す図である。

Claims (1)

【特許請求の範囲】
1. １ 複数の入力変数の各々に対しあらかじめ定められた
   定数係数を乗じて得られる６積の総和を求める積和演算
   方式において、前記複数の入力変数によりアドレス指定
   され該入力変数の２進符号に応じた定数係数の組合せ和
   を出力するようにプログラムされた記憶回路と、該記憶
   回路の出力を一つの入力とする複数の直列加算器と直列
   加算器の出力を次段の直列加算器の他の一つの入力にす
   るための１ビツト遅延回路から成る並列入力直列出力形
   格移動累算器とを用いて構成したことを特徴とする積和
   計算回路。