JPS6053907B2 - 二項ベクトル乗算回路 - Google Patents
二項ベクトル乗算回路Info
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- JPS6053907B2 JPS6053907B2 JP53008546A JP854678A JPS6053907B2 JP S6053907 B2 JPS6053907 B2 JP S6053907B2 JP 53008546 A JP53008546 A JP 53008546A JP 854678 A JP854678 A JP 854678A JP S6053907 B2 JPS6053907 B2 JP S6053907B2
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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Description
【発明の詳細な説明】
本発明は２項ベクトル乗算、つまり、変数Ａ、Ｂ、Ｘお
よびＹから厄＋ＢＹを効率的に行うための２項ベクトル
乗算器に関する。
よびＹから厄＋ＢＹを効率的に行うための２項ベクトル
乗算器に関する。
２項ベクトル乗算はディジタル信号処理（Ｄｉｇｉｔａ
ｌＳｉｇｎａｌＰｒｏｃｅｓｓｉｎｇ）用の各種装置を
実現する上で基本となる演算である。
ｌＳｉｇｎａｌＰｒｏｃｅｓｓｉｎｇ）用の各種装置を
実現する上で基本となる演算である。
例えば、信号処理の多くはビルヘルド空間（Ｈｉｌｂｅ
ｒｔＳｐａｃｅ）で扱われる複素信号を対象とするため
、ディジタル信号処理では次に示す複素乗算は基本的演
算であり、実数部および虚数部は２項ベクトル乗算によ
り求められる。Ｓ−Ｔ■（ＳＲ＋ｆ５、） ・ （ＴＲ
＋ｊＴ、）＝（５ＲＴＲ−５１Ｔ１）＋ｊ（ＳＲＴＩ＋
ＳＩＴＲ）ここでＳＲ、Ｓ２およびＴＲ、Ｔｉはそれぞ
れＳおよびＴの実数部および虚数部を示す。
ｒｔＳｐａｃｅ）で扱われる複素信号を対象とするため
、ディジタル信号処理では次に示す複素乗算は基本的演
算であり、実数部および虚数部は２項ベクトル乗算によ
り求められる。Ｓ−Ｔ■（ＳＲ＋ｆ５、） ・ （ＴＲ
＋ｊＴ、）＝（５ＲＴＲ−５１Ｔ１）＋ｊ（ＳＲＴＩ＋
ＳＩＴＲ）ここでＳＲ、Ｓ２およびＴＲ、Ｔｉはそれぞ
れＳおよびＴの実数部および虚数部を示す。
また、他の信号処理の例として重要なものに、ディジタ
ルフィルタがあり、通常ディジタルフィルタの構成は、
ディジタルフィルタの特性を与える係数の安定性の問題
から、２次ディジタルフィルタの組合せで実現すること
になる。
ルフィルタがあり、通常ディジタルフィルタの構成は、
ディジタルフィルタの特性を与える係数の安定性の問題
から、２次ディジタルフィルタの組合せで実現すること
になる。
２次ディジタルフィルタの演算は、標本時刻ｉの入力デ
ータｘ、、出力データｙ３、２次ディジタルフィルタの
内部状態をＷ、、Ｗｉ−１、２次ディジタルフィルタの
係数をα、β、丁、δとすればＷｉ＋１■ Ｘｉ−αＷ
Ｊ−βｗ卜１ ＝ｘｉ−（αｗｉｆｆ３ｗ■−１） ｙｉ：Ｗｉ＋１＋ ＴＷｉ＋δＷｉ−１■Ｗｉ＋１＋
（ＴＷ汁δＷｉ−１）（２） で与えられ、式（２）の括弧内は２項ベクトル乗算とな
つている。
ータｘ、、出力データｙ３、２次ディジタルフィルタの
内部状態をＷ、、Ｗｉ−１、２次ディジタルフィルタの
係数をα、β、丁、δとすればＷｉ＋１■ Ｘｉ−αＷ
Ｊ−βｗ卜１ ＝ｘｉ−（αｗｉｆｆ３ｗ■−１） ｙｉ：Ｗｉ＋１＋ ＴＷｉ＋δＷｉ−１■Ｗｉ＋１＋
（ＴＷ汁δＷｉ−１）（２） で与えられ、式（２）の括弧内は２項ベクトル乗算とな
つている。
このように２項ベクトル乗算はディジタル信号処理分野
の基本演算であり、この演算を効率的に行うことはディ
ジタル信号処理装置の性能を向上させることになる。
の基本演算であり、この演算を効率的に行うことはディ
ジタル信号処理装置の性能を向上させることになる。
ディジタル信号処理には通常低消費電力および高処理能
力が要求されるため、直並列乗算器が応用される。
力が要求されるため、直並列乗算器が応用される。
いま、変数Ｘを並列に、変数Ａを直列に処理する直並列
乗算器を考えると、以下のように演算される。まず、積
ｚは次のようになる。
乗算器を考えると、以下のように演算される。まず、積
ｚは次のようになる。
ここにＡ＝ーΣＡｌ２ｉ，ａ，Ｃ（０，１）とす
１＝０る。
１＝０る。
但し、記号“Ｃ゛は集合（０，１）の要素を表わす。ま
た、式（３）は次の漸化式を計算することにより求まる
。ｂ−Ｒｎ−ビ６ 式（４）の漸化式を実現する直並列乗算器を第１図に示
す。
た、式（３）は次の漸化式を計算することにより求まる
。ｂ−Ｒｎ−ビ６ 式（４）の漸化式を実現する直並列乗算器を第１図に示
す。
この乗算器は直列変数人力端子１、並列変数人力端子２
、ゼロ入力端子３、選択回路４、乗算用累算器５および
積出力端子６からなり、乗算用累算器５は加算器５１と
レジスタ５２とからなり、レジスタ５２の出力は加算器
５１の入力端子Ｂへ１ビットシフトダウン（Ｘ２−１の
演算と等価）して入力される。この回路の動作は以下の
ようである。レジスタ５２は式（４）におけるＰ，を一
時格納するものであつて、最初はゼロに設定されＰ−１
＝０を実現している。直列変数人力端子１に？が入力さ
れると、選択回路４は％が０か１かに従つてそれぞれゼ
ロ入力端子３に入力された０または並列変数人力端子２
に入力されたＸのいずれかを選択し、加算器５１の入力
端子Ａに加える。加算器５１の入力端子Ｂにはレジスタ
５２に蓄えられた情報Ｐ−１がシフトダウンされ（２−
１，Ｐ−１）入力されるため、加算器５１の出力は７１
・Ｐ−１＋〜・Ｘを計算したものに等しい。直列変数人
力端．子１にａ１が入力される時点に加算器５１の出力
はレジスタ５２に転送され、ＰＯがレジスタ５２に転送
される。これをｎ回くり返すことにより積出力端子６に
は正しい積が得られることになる。つまり、従来知られ
ている直並列乗算器を用い−て２項ベクトル乗算を行う
場合、第１図に示す乗算回路２個と加算器１個とが必要
である。本発明の目的は処理速度を犠性にすることなく
回路規模を減少させて構成した２項ベクトル乗算回路を
提供することにある。
、ゼロ入力端子３、選択回路４、乗算用累算器５および
積出力端子６からなり、乗算用累算器５は加算器５１と
レジスタ５２とからなり、レジスタ５２の出力は加算器
５１の入力端子Ｂへ１ビットシフトダウン（Ｘ２−１の
演算と等価）して入力される。この回路の動作は以下の
ようである。レジスタ５２は式（４）におけるＰ，を一
時格納するものであつて、最初はゼロに設定されＰ−１
＝０を実現している。直列変数人力端子１に？が入力さ
れると、選択回路４は％が０か１かに従つてそれぞれゼ
ロ入力端子３に入力された０または並列変数人力端子２
に入力されたＸのいずれかを選択し、加算器５１の入力
端子Ａに加える。加算器５１の入力端子Ｂにはレジスタ
５２に蓄えられた情報Ｐ−１がシフトダウンされ（２−
１，Ｐ−１）入力されるため、加算器５１の出力は７１
・Ｐ−１＋〜・Ｘを計算したものに等しい。直列変数人
力端．子１にａ１が入力される時点に加算器５１の出力
はレジスタ５２に転送され、ＰＯがレジスタ５２に転送
される。これをｎ回くり返すことにより積出力端子６に
は正しい積が得られることになる。つまり、従来知られ
ている直並列乗算器を用い−て２項ベクトル乗算を行う
場合、第１図に示す乗算回路２個と加算器１個とが必要
である。本発明の目的は処理速度を犠性にすることなく
回路規模を減少させて構成した２項ベクトル乗算回路を
提供することにある。
本発明の回路は、２つの直列入力変数を一度最小重みコ
ードに変換する最小重みコード変換回路と、その出力で
ある２組の直列最小重みコード変数の対応した各ディジ
ットから２つの並列変数、および並列変数の一方の１１
２および０の４つの信号のうち１つの選択する選択回路
と、この選択回路への選択信号の発生と加減制御信号の
発生とを行う制御回路と、この制御回路からの前記加減
制御信号により制御される前記加減累算器とから構成さ
れ、直列入力変数を一度最小重みコードに直し、最小重
みコード化されたデータにより１つの選択回路と１つの
加減累算器とで２項ベクトル乗算を行うことを特徴とし
ている。
ードに変換する最小重みコード変換回路と、その出力で
ある２組の直列最小重みコード変数の対応した各ディジ
ットから２つの並列変数、および並列変数の一方の１１
２および０の４つの信号のうち１つの選択する選択回路
と、この選択回路への選択信号の発生と加減制御信号の
発生とを行う制御回路と、この制御回路からの前記加減
制御信号により制御される前記加減累算器とから構成さ
れ、直列入力変数を一度最小重みコードに直し、最小重
みコード化されたデータにより１つの選択回路と１つの
加減累算器とで２項ベクトル乗算を行うことを特徴とし
ている。
本発明には、従来の独立した２つの直並列乗算器と１つ
の加算器とを用いる従来の２項ベクトル乗算回路と比べ
、回路規模を約１１２に縮少できるという効果がある。
の加算器とを用いる従来の２項ベクトル乗算回路と比べ
、回路規模を約１１２に縮少できるという効果がある。
本発明の原理の特徴は直列変数人力をＡ，Ｂ並列入力を
Ｘ，Ｙとすると、２項ベクトル乗算を次のように展関す
る（Ｆ，），（Ｋ，），（ｃ１）をＡ，Ｂから求めるこ
とにある。ただし、 Ａ，Ｂから（Ｆ，），（Ｋ，），（Ｃ，）を決定する方
法は後述するが、式（５）のように展開できたと仮定し
て本発明の原理を次に述べる。
Ｘ，Ｙとすると、２項ベクトル乗算を次のように展関す
る（Ｆ，），（Ｋ，），（ｃ１）をＡ，Ｂから求めるこ
とにある。ただし、 Ａ，Ｂから（Ｆ，），（Ｋ，），（Ｃ，）を決定する方
法は後述するが、式（５）のように展開できたと仮定し
て本発明の原理を次に述べる。
式（５）は次の漸近式により計算できる。さらに、Ｐ，
は（Ｆ，，ｋ，，ｃ，）のｉ合せにより次のように展開
できる。
は（Ｆ，，ｋ，，ｃ，）のｉ合せにより次のように展開
できる。
〔Ｉυ ＼ν１Ｖ７
′−〃１→ノ ノ式（８）と式（４）とを比べればわか
るように、式（８）は第２項の選択する種類が増加した
だけで、本質的に式（４）と同じ操作を行うだけでよく
、２項ベクトル乗算は直並列乗算と比べそれほど複雑に
はならない。
′−〃１→ノ ノ式（８）と式（４）とを比べればわか
るように、式（８）は第２項の選択する種類が増加した
だけで、本質的に式（４）と同じ操作を行うだけでよく
、２項ベクトル乗算は直並列乗算と比べそれほど複雑に
はならない。
次に（Ｆ，），（ＫＩ），（Ｃ，）の決定法について述
べる。
べる。
１Ａ，Ｂを標準型最小重みコードに変換し、そのコード
を（ａ″，），（ｂ″ｉ）とする。
を（ａ″，），（ｂ″ｉ）とする。
このような最小重みコードの定義は昭和５＠＝２月２０
日に株式会社コロナ社から発行された刊行物１符号理論
ョの第４２６頁から第４３３頁に詳記されている。以下
簡単に最小重みコードについて述べる。
日に株式会社コロナ社から発行された刊行物１符号理論
ョの第４２６頁から第４３３頁に詳記されている。以下
簡単に最小重みコードについて述べる。
最小重みコードとは各ディジット（桁）に０，−＋１，
−１の３値を許すラデイツクス（基数）２の数値表現の
一種で非零ディジットが最も少い数値表現である。この
数値表現を用いると、ある一つの数値に対して数種類の
最小重みコードによる表示法が可能で、例えば、数値１
１は１×７＋０×７＋１×Ｚ＋１×？と表現できるため
（１０１１）でもよく、また、１×７＋１×７＋０×ｉ
＋（−１）×７と表現できるため（１１０了）とも表現
できる。ここでＴは−１を示すものとする。どちらの表
現法を用いても非零デイ．ジツトは３個で、数値１１の
他の３値による表現中非零要素が最少で最小重みコード
としての条件を満す。通常の２進法で表わした数値表現
と最小重みコードで表わした数値表現の間には、最高１
ディジット分最小重みコードの方が長くなる可能性があ
る。以上のように最小重みコードで表現すると、一つの
数値に？し数種類の表現法力何能であるが、これら数種
類の表現法のうちには必ず隣接するディジット間の積が
０となるコードが存在する。
−１の３値を許すラデイツクス（基数）２の数値表現の
一種で非零ディジットが最も少い数値表現である。この
数値表現を用いると、ある一つの数値に対して数種類の
最小重みコードによる表示法が可能で、例えば、数値１
１は１×７＋０×７＋１×Ｚ＋１×？と表現できるため
（１０１１）でもよく、また、１×７＋１×７＋０×ｉ
＋（−１）×７と表現できるため（１１０了）とも表現
できる。ここでＴは−１を示すものとする。どちらの表
現法を用いても非零デイ．ジツトは３個で、数値１１の
他の３値による表現中非零要素が最少で最小重みコード
としての条件を満す。通常の２進法で表わした数値表現
と最小重みコードで表わした数値表現の間には、最高１
ディジット分最小重みコードの方が長くなる可能性があ
る。以上のように最小重みコードで表現すると、一つの
数値に？し数種類の表現法力何能であるが、これら数種
類の表現法のうちには必ず隣接するディジット間の積が
０となるコードが存在する。
このような性質を有する最小重みコードのみを選ぶと、
一つの数値に対し、唯一つの最小重みコードが対応する
こととなり、この唯一つの最小重みコードのことを標準
型最小重みコードと呼ぶ。上記の数値１１に対する標準
型最小重みコードは数値１１が１×７＋０×７＋（一１
）×？＋０×７＋（−１）×？と表現可能で、かつ、隣
接する各ディジット間の積が０となるため（１仔０Ｔ）
である。今回の場合、以上の標準型最小重みコードの性
質より、（ａ／），（ｂ／）はｎ＋１個の要素からなり
かつ但し、記号゜“■ｉ゛はｉが任意であることを示す
。
一つの数値に対し、唯一つの最小重みコードが対応する
こととなり、この唯一つの最小重みコードのことを標準
型最小重みコードと呼ぶ。上記の数値１１に対する標準
型最小重みコードは数値１１が１×７＋０×７＋（一１
）×？＋０×７＋（−１）×？と表現可能で、かつ、隣
接する各ディジット間の積が０となるため（１仔０Ｔ）
である。今回の場合、以上の標準型最小重みコードの性
質より、（ａ／），（ｂ／）はｎ＋１個の要素からなり
かつ但し、記号゜“■ｉ゛はｉが任意であることを示す
。
２ （Ａ，″）と（ｂ、″）とを比較し、双方とも非零
となるディジットからなる集合１Ｈを作る。
となるディジットからなる集合１Ｈを作る。
すなわち次式が成立する。３集合１Ｐを次式に基づいて
作る。
作る。
ここでＳＨ（・）は特徴関数で
但し、記号゜゛（゛は１Ｈの要素でないことを示ＦＯつ
まり、集合１Ｐは（Ｂ，″）からＩＣｌＨなるサフイツ
クスの要素をＯに変えたものである。
まり、集合１Ｐは（Ｂ，″）からＩＣｌＨなるサフイツ
クスの要素をＯに変えたものである。
４集合Ｑを次式に基づいて作る。
つまり、０は（Ｂ，）なる集合でＩＣｌＨなるサフイツ
クスの要素を（１＋１）のサフイツクスの？素へ移した
ものである。
クスの要素を（１＋１）のサフイツクスの？素へ移した
ものである。
５集合Ｃ，ｌＦ，ｌＫを次式に基づいて定める。
以上の操作によるＣ，ｌＦ，ｌＫの決定および式（５）
Ｃ−２項ベクトル積が計算できることを以下に示ＲＯ２
項ベクトル１ＷＺは箭小重みコード化された（Ａ，″）
，（Ｂ，″）を用いると次のように示し得る。
Ｃ−２項ベクトル積が計算できることを以下に示ＲＯ２
項ベクトル１ＷＺは箭小重みコード化された（Ａ，″）
，（Ｂ，″）を用いると次のように示し得る。
ここで、（Ａ，）と（Ａ，″），（Ｂ，）と（Ｂ，″）
とではいずれもｌディジット分最小重みコードの方が長
くなることが最小重み表示の理論から証明されている。
もし、（Ａ，″）と（Ｂ，″）とにおいて、双方ともに
非零となる要素がなければ、つまり、菩ｉれば、式０５
）は各サフイツクスｉに対してｘまたはＹいずれか一方
が加算されるだけであり、式（５）の場合と同じように
１つの累算器で計算が実行できるが、式（１６）の条件
は常には成立しない。
とではいずれもｌディジット分最小重みコードの方が長
くなることが最小重み表示の理論から証明されている。
もし、（Ａ，″）と（Ｂ，″）とにおいて、双方ともに
非零となる要素がなければ、つまり、菩ｉれば、式０５
）は各サフイツクスｉに対してｘまたはＹいずれか一方
が加算されるだけであり、式（５）の場合と同じように
１つの累算器で計算が実行できるが、式（１６）の条件
は常には成立しない。
そこで、（Ｂ，″）のかわりに式（１１）の集合１Ｐの
要素を係数とする二進数て置換する。このようにすれば
、（Ｐ，）と（Ａｉ）が双方ともに非零を持つディジッ
トはなくなるが、係数Ｂは次式で示される量だけ小さく
なる。この減少量を償らために式（１３）の集合０の要
素を係数とする二進数を用いる。
要素を係数とする二進数て置換する。このようにすれば
、（Ｐ，）と（Ａｉ）が双方ともに非零を持つディジッ
トはなくなるが、係数Ｂは次式で示される量だけ小さく
なる。この減少量を償らために式（１３）の集合０の要
素を係数とする二進数を用いる。
式（１３）より式（１８）は式（９）の関係を用いて導
出したもので、式（９）よりを用いている。（Ｑｉ）は
（Ｐｉ）と比べ、ＳｌＫ（１一１）×ｂｌ″−１なる項
が増加するため１ディジット長くなることも注意すべき
である。また、 ど記述できるから数値Ｂは集合０，１Ｋを使用し、−式
（１８），式（２０）の関係を用いることにより ！
−υ −ど記述できる。
出したもので、式（９）よりを用いている。（Ｑｉ）は
（Ｐｉ）と比べ、ＳｌＫ（１一１）×ｂｌ″−１なる項
が増加するため１ディジット長くなることも注意すべき
である。また、 ど記述できるから数値Ｂは集合０，１Ｋを使用し、−式
（１８），式（２０）の関係を用いることにより ！
−υ −ど記述できる。
式（２１）を式（１５）に代人すると、
ここでＡｎ″＋１＝０とする。
さらに、（Ｑ，）の構成法と式（９）から理解されるよ
うに（Ａ，″）と（Ｑ，）は双方ともに非零となるサフ
イツクス（同一ビット位置）を持たないので、式（１０
の集合１Ｆを用いると、式（２２）は次のようになる。
うに（Ａ，″）と（Ｑ，）は双方ともに非零となるサフ
イツクス（同一ビット位置）を持たないので、式（１０
の集合１Ｆを用いると、式（２２）は次のようになる。
また、Ａ，（（０，±１），Ｑ，６（０，±１）であり
かつ（Ａｉ′）と（Ｑｉ）は双方ともに非零となるサフ
イツクスを持たないため、式（１４）の集合Ｃは（０，
±１）のみしか取らずかつ各サフイツクスｉにおける０
，＋１，−１はそれぞれ式（２３）における演算が、無
加算、加算、減算であることを示している。よつて集合
Ｃを用いて式０３）を変形するととなり、式（５）が導
出できる。
かつ（Ａｉ′）と（Ｑｉ）は双方ともに非零となるサフ
イツクスを持たないため、式（１４）の集合Ｃは（０，
±１）のみしか取らずかつ各サフイツクスｉにおける０
，＋１，−１はそれぞれ式（２３）における演算が、無
加算、加算、減算であることを示している。よつて集合
Ｃを用いて式０３）を変形するととなり、式（５）が導
出できる。
次に図面を参照して本発明を詳細に説明する。
第２図は本発明の一実施例を示すブロックであり、直列
データ入力端子１０１，１０２、並列データ入力端子１
０３，１０４、２項ベクトル積出力端子１０５、中間端
子１０６，１０７，１０８，１０９，１１０、標準形最
小重みコード発生回路２００、制御回路３００、選択回
路４００および加減累算器５００を含む。最小重みコー
ド発生回路２００の構成を第３図に、制御回路３００の
構成を第４図に、選択回路４００の構成を第５図に、加
減累算器の構成を第６図にそれぞれ示す。第２図におい
て、前記直列変数ＡおよびＢはそれぞれ直列データ入力
端子１０１および１０２に加えられ、それぞれ標準形最
小重みコード発生器２００に田Ｂ（ＬｅａｓｔＳｉ即１
−ＦｉｃａｎｔＢｉｔ）側から順次それぞれの前記最小
重みコード（Ａ，″）および（Ｂ，″）に順次変換され
て制御回路３００へ入力される。制御回路３００では前
記最小重みコード（Ａ，″）および（ｂ／）より式（１
４）で示される制御変数（Ｆ，），（Ｃ，），（Ｋ，）
をＬＳＢ側から順次発生して行き、式（８）の第２項の
選択を行うための制御信号を（Ｆ，，ｃ，，ｋｉ）の組
合せにより決定し順次選択回路４００に伝え、同時に加
減累算器５００に加減制御信号として（Ｃｉ）のうちＣ
１＝了となる時刻のみを順次伝える。この場合減算を実
行し、Ｃ，が０もしくは１の時は加減累算器５００は加
算を行なう。選択回路４００では、前記並列変数Ｘおよ
びＹがそれぞれ並列データ入力端子１０３および１０４
から入力され、制御回路３００からの制御信号によりＸ
，Ｙ，Ｙ／２および０のうちいずれかを加減累算器５０
０の入力端子に与える。加減累算器５００内の累算レジ
スタ５０４（第６図参照）は式（７）のＰ，を一時的に
格納しており、選択回路４００により選択されたＸ，Ｙ
，Ｙ／２および０のうちのいずれかと制御回路３００か
らの加減制御信号とにより式（８）のいずれかが順次実
行されて行き、ｎ＋２時刻目に式（７）に示す２項ベク
トル積演算結果Ｚが出力端子１０５に出力される。中間
端子１０６，１０７，１０８，１０９および１１０には
それぞれ第１の最小重みコード、第２の最小重みコード
、選択信号、加減制御信号および選択回路出力信号が得
られることになる。
データ入力端子１０１，１０２、並列データ入力端子１
０３，１０４、２項ベクトル積出力端子１０５、中間端
子１０６，１０７，１０８，１０９，１１０、標準形最
小重みコード発生回路２００、制御回路３００、選択回
路４００および加減累算器５００を含む。最小重みコー
ド発生回路２００の構成を第３図に、制御回路３００の
構成を第４図に、選択回路４００の構成を第５図に、加
減累算器の構成を第６図にそれぞれ示す。第２図におい
て、前記直列変数ＡおよびＢはそれぞれ直列データ入力
端子１０１および１０２に加えられ、それぞれ標準形最
小重みコード発生器２００に田Ｂ（ＬｅａｓｔＳｉ即１
−ＦｉｃａｎｔＢｉｔ）側から順次それぞれの前記最小
重みコード（Ａ，″）および（Ｂ，″）に順次変換され
て制御回路３００へ入力される。制御回路３００では前
記最小重みコード（Ａ，″）および（ｂ／）より式（１
４）で示される制御変数（Ｆ，），（Ｃ，），（Ｋ，）
をＬＳＢ側から順次発生して行き、式（８）の第２項の
選択を行うための制御信号を（Ｆ，，ｃ，，ｋｉ）の組
合せにより決定し順次選択回路４００に伝え、同時に加
減累算器５００に加減制御信号として（Ｃｉ）のうちＣ
１＝了となる時刻のみを順次伝える。この場合減算を実
行し、Ｃ，が０もしくは１の時は加減累算器５００は加
算を行なう。選択回路４００では、前記並列変数Ｘおよ
びＹがそれぞれ並列データ入力端子１０３および１０４
から入力され、制御回路３００からの制御信号によりＸ
，Ｙ，Ｙ／２および０のうちいずれかを加減累算器５０
０の入力端子に与える。加減累算器５００内の累算レジ
スタ５０４（第６図参照）は式（７）のＰ，を一時的に
格納しており、選択回路４００により選択されたＸ，Ｙ
，Ｙ／２および０のうちのいずれかと制御回路３００か
らの加減制御信号とにより式（８）のいずれかが順次実
行されて行き、ｎ＋２時刻目に式（７）に示す２項ベク
トル積演算結果Ｚが出力端子１０５に出力される。中間
端子１０６，１０７，１０８，１０９および１１０には
それぞれ第１の最小重みコード、第２の最小重みコード
、選択信号、加減制御信号および選択回路出力信号が得
られることになる。
一例として１１×２１＋５×葵の演算を考えよう。端子
１０３には２１、端子１０４には羽が並列に入力され、
端子１０１および１０２にはそれぞれ１１および５を表
わす２進数がＬＳＢから時系列的に入力される。つまり
、端子１０１には時系列的に（１１０１）がまた端子１
０２には時系列的に（１０１０）が入力される。これ等
の時系列データは標準形最小重みコード発生回路２００
により時系列の最小重みコードに変換され、中間端子１
０６には数値１１の標準形最小重みコード（〒０〒０）
が、また、中間端子１０７には数値５の標準形最小重み
コード（１０１００）が出力される。制御回路３００で
はこれ等２つの最小重みコードから式００によるＣ，ｌ
Ｆ，ｌＫを発生する。今回の場合、各集合は時系列的に
次のようになる。Ｃ＝（了１了１１０） 従つて、端子１０８にはＣ，ｌＦ，ｌＫの組合せにより
次の選択信号が次々と表われる。
１０３には２１、端子１０４には羽が並列に入力され、
端子１０１および１０２にはそれぞれ１１および５を表
わす２進数がＬＳＢから時系列的に入力される。つまり
、端子１０１には時系列的に（１１０１）がまた端子１
０２には時系列的に（１０１０）が入力される。これ等
の時系列データは標準形最小重みコード発生回路２００
により時系列の最小重みコードに変換され、中間端子１
０６には数値１１の標準形最小重みコード（〒０〒０）
が、また、中間端子１０７には数値５の標準形最小重み
コード（１０１００）が出力される。制御回路３００で
はこれ等２つの最小重みコードから式００によるＣ，ｌ
Ｆ，ｌＫを発生する。今回の場合、各集合は時系列的に
次のようになる。Ｃ＝（了１了１１０） 従つて、端子１０８にはＣ，ｌＦ，ｌＫの組合せにより
次の選択信号が次々と表われる。
（Ｘ選択、Ｙ／２選択、Ｘ選択、Ｙ／２選択、Ｘ選択、
０選択）また、端子１０９にはＣより （減算、加算、減算、加算、加算、加算）という制御信
号が次々と表われる。
０選択）また、端子１０９にはＣより （減算、加算、減算、加算、加算、加算）という制御信
号が次々と表われる。
選択回路４００は端子１０８からの信号により中間端子
１１０には（２１，３８／２，２１，３８／２，２１，
０）が並列に出力される。
１１０には（２１，３８／２，２１，３８／２，２１，
０）が並列に出力される。
加減累算器５００には端子１０９からの制御信号と選択
回路４００からの出力とにより累算が行なわれ、この結
果、出力端子１０５には、という正しい解が出力される
。
回路４００からの出力とにより累算が行なわれ、この結
果、出力端子１０５には、という正しい解が出力される
。
第３図に示す最小重みコード発生回路２００は、直列２
進データ入力端子２０１、直列最小重みコードデータ部
出力端子２０２、直列最小重みコード極性符号データ部
出力端子２０３、フリップフロップ２０４，２０５，２
０６、全加算器２０７、ゲート２０９，２０８、及び極
性符号拡張回路２１０を有している。
進データ入力端子２０１、直列最小重みコードデータ部
出力端子２０２、直列最小重みコード極性符号データ部
出力端子２０３、フリップフロップ２０４，２０５，２
０６、全加算器２０７、ゲート２０９，２０８、及び極
性符号拡張回路２１０を有している。
端子２０１は第２図の直列データ入力端子１０１または
端子１０２に対応し、端子２０２及び端子２０３の組は
第２図の中間端子１０６または１０７に対応する。標準
型最小重みコードへ２進数から変換する手法は従来から
知られており、対象とする２進数をＷとすると、Ｗと２
Ｗを算術加算し、その結果からＷを各ビット毎に減算し
、１１皓すればよい。各ビット毎の減算という操作によ
り標準型最小重みコードは３値（０，±１）を取ること
になる。例えば、先に示した数値１１の標準型最小重み
コ・−ドの求め方を示すと以下のようになる。
端子１０２に対応し、端子２０２及び端子２０３の組は
第２図の中間端子１０６または１０７に対応する。標準
型最小重みコードへ２進数から変換する手法は従来から
知られており、対象とする２進数をＷとすると、Ｗと２
Ｗを算術加算し、その結果からＷを各ビット毎に減算し
、１１皓すればよい。各ビット毎の減算という操作によ
り標準型最小重みコードは３値（０，±１）を取ること
になる。例えば、先に示した数値１１の標準型最小重み
コ・−ドの求め方を示すと以下のようになる。
数値１１は２進法で（１０１１）と表現できる。この値
とこの値の倍をまず算術加算すると次のようになる。最
終結果（１００００１）から数値１１をビット毎に減算
し、ＬＳＢを除く（１１２する）と先述の標準型最小重
みコード（１０Ｔ０Ｔ）が得られる。第３図において直
列２進データ入力端子２０１に変数ＷがＬＳＢ（Ｌｅａ
ｓｔＳｉｇｎｉｆｉｃａｎｔＢｉｔ）から順次入力され
るものとする。
とこの値の倍をまず算術加算すると次のようになる。最
終結果（１００００１）から数値１１をビット毎に減算
し、ＬＳＢを除く（１１２する）と先述の標準型最小重
みコード（１０Ｔ０Ｔ）が得られる。第３図において直
列２進データ入力端子２０１に変数ＷがＬＳＢ（Ｌｅａ
ｓｔＳｉｇｎｉｆｉｃａｎｔＢｉｔ）から順次入力され
るものとする。
フリップフロップ２０４は変数Ｗを１タイムスロット遅
延させるため、出力は２Ｗとなつている。全加算器２０
７はフリップフロップ２０４の出力である２Ｗと、直列
変数データ入力端子２０１から極性符号拡長回路２１０
を通して極性符号１ビット付加（拡張）されたｗとの加
算を行う。加算を行うためにキャリーを保持するフリッ
プフロップ２０５が使用される。この結果、全加算器２
０７の出力には３Ｗが生じる。フリップフロップ２０６
は３Ｗを１タイムスロット遅延させるため、フリップフ
ロップ２０６の出力は６Ｗとなるが、フリップフロップ
２０４とフリップフロップ２０６とを出力て比較すると
、相対的にそれぞれＷと３Ｗとなる。３Ｗ＜！：．Ｗと
の間の演算を行うためにフリップフロップ２０４の出力
は極性符号拡張回路２１０を通しフリップフロップ２０
６に現われる３Ｗと同じビット長とし、ゲート２０８，
２０９により３ＷとＷの間のビット毎の減算が行われ、
この結果、標準型最小重みコードが直列最小重みコード
データ部出力端子２０２および直列最小重みコード極性
符号データ部出力端子２０３から得られる。
延させるため、出力は２Ｗとなつている。全加算器２０
７はフリップフロップ２０４の出力である２Ｗと、直列
変数データ入力端子２０１から極性符号拡長回路２１０
を通して極性符号１ビット付加（拡張）されたｗとの加
算を行う。加算を行うためにキャリーを保持するフリッ
プフロップ２０５が使用される。この結果、全加算器２
０７の出力には３Ｗが生じる。フリップフロップ２０６
は３Ｗを１タイムスロット遅延させるため、フリップフ
ロップ２０６の出力は６Ｗとなるが、フリップフロップ
２０４とフリップフロップ２０６とを出力て比較すると
、相対的にそれぞれＷと３Ｗとなる。３Ｗ＜！：．Ｗと
の間の演算を行うためにフリップフロップ２０４の出力
は極性符号拡張回路２１０を通しフリップフロップ２０
６に現われる３Ｗと同じビット長とし、ゲート２０８，
２０９により３ＷとＷの間のビット毎の減算が行われ、
この結果、標準型最小重みコードが直列最小重みコード
データ部出力端子２０２および直列最小重みコード極性
符号データ部出力端子２０３から得られる。
以上で用いた極性符号拡張回路２１０はデータのＭＳＢ
（ＭＯｓｔＳｉｇｎｉｆｉｃａｎｔＢｉｔ）を１タイム
スロット分拡張するだけのフリップフロップである。ま
た、キャリー保持用フリップフロップ２０５は加算に先
立つてリセットしておく必要がある。第４図に示す制御
回路３００は、直列最小重みコードデータ部入力端子３
０１，３０３直列最小重みコード極性符号部入力端子３
０２，３０４、中間端子３０５，３０６，３０７，３０
８、選択信号出力端子３０９，３１０，３１１，３１２
、加減制御信号３１３、ゲート回路、３１４，３２０，
３２１，３２２，３２３，３２４，３２５，３２６、フ
リップフロップ３１５，３１６，３１７および２−１選
択回路３１８，３１９を有している。
（ＭＯｓｔＳｉｇｎｉｆｉｃａｎｔＢｉｔ）を１タイム
スロット分拡張するだけのフリップフロップである。ま
た、キャリー保持用フリップフロップ２０５は加算に先
立つてリセットしておく必要がある。第４図に示す制御
回路３００は、直列最小重みコードデータ部入力端子３
０１，３０３直列最小重みコード極性符号部入力端子３
０２，３０４、中間端子３０５，３０６，３０７，３０
８、選択信号出力端子３０９，３１０，３１１，３１２
、加減制御信号３１３、ゲート回路、３１４，３２０，
３２１，３２２，３２３，３２４，３２５，３２６、フ
リップフロップ３１５，３１６，３１７および２−１選
択回路３１８，３１９を有している。
端子３０１と端子３０２とから第１の最小重みコードが
入力され、これは第２図の中間端子１０６に対応し、同
様に端子３０３と端子３０４１とから第２の最小重みコ
ードが入力され、これは第２図の中間端子１０７に対応
する。端子３０１，３０２および端子３０３，３０４は
それぞれ第３図の端子２０２および２０３に対応する。
選択信号端子３０９，３１０，３１１および３１２；は
第２図の中間端子１０８に対応し、加減制御信号端子３
１３は第２図の中間端子１０９に対応する。いま、端子
３０１および３０３にそれぞれ前記第１の最小重みコー
ドのデータ部および前記第２の最小重みコードのデータ
部が順次入力される゛ものとすれば、ゲート３１４は双
方がともに非零であるタイムスロットを検出し、フリッ
プフロップ３１６はそのタイムスロットを１つ遅延させ
るため、中間端子３０７には順次式（１．０の１Ｋで示
される集合要素が出力される。また前記第１の最小重み
コードデータ部はそのまま式（１４）の１Ｆで示される
集合要素であり、中間端子３０５には（Ｆ，）が順次出
力される。前記第２の最小重みコードは端子３０３およ
び３０４から入力され、２−１選択回路３１８および３
１９によりフリップフロップ３１６の出力つまり式（１
４）の（Ｋ，）に対応する信号に制御されて、直接もし
くはフリップフロップ３１５および３１７により１タイ
ムスロット遅延されて出力される。これは式（１８）の
（ｑ１）を発生していることに対応しており、２−１選
択回路３１８の出力には式（１８）の（Ｑ，）のデータ
部が、２−１選択回路３１９の出力部には式（１８）の
（Ｑ，）の極性符号部がそれぞれ順次出力されることに
なる。ゲート３２０および３２１はそれぞれ２−１選択
回路３１８および３１９に出力された式（１８）の（Ｑ
，）に対応するデータ部および極性符号部をそれぞれ端
子３０１および３０２に入力された最小重みコードのデ
ータ部および極性符号部へ加え込むため、式（１４）の
Ｃで示される集合のデータ部および極性符号部が中間端
子３０６および３０８にそれぞれ得られる。端子３０８
のデータは直接加減制御信号として出力端子３１３へ伝
えられ、第２図の加減累算器５００を制御する。ゲート
３２２は端子３０５および３０６に現われる式（１４）
の（Ｆ，）および（０，）に対応するデータ部から式（
８）の第１行、第２行に対応する条件を作り、第２図の
選択回路４００に並列データ入力端子１０３に加えられ
た前記変数ｘを選択することを要求する信号を発生し端
子３０９に伝える。ゲート３２３及びゲート３２６は端
子３０５，３０６，３０７に現われる式（１０の（Ｆｉ
）と（ｃ［）のデータ部と（Ｋ，）とより式（８）の第
３行、第４行に対応する条件を作り、選択回路４００に
並列データ入力端子１０４に加えられた前記変数Ｙを選
択することを要求する信号を発生し、端子３１２に伝え
る。ゲート３２３及びゲート３２５は端子３０５，３０
６，３０７に現われる式（１４）の（Ｆ，）と（Ｃ，）
のデータ部と（Ｋ，）より式（８）の第５行、第６行に
対応する条件を作り、選択回路４００に前記変数Ｙの１
１２つまりＹ／２を選択することを要求する信号を発生
し、端子３１１に伝える。ゲート３２４は端子３０６に
現われる式００の（Ｃ，）のデータ部を反転し、式（８
）の第７行目に対応する条件を作り、選択回路４００に
Ｏを選択する要求する信号を発生し、端子３１０へ伝え
る。第５図に示す選択回路４００は、選択信号入力端子
４０１，４０２，４０３，４０牡ゼロ入力端子４０５、
第３の並列変数（Ｘ）入力端子４０６、第４の並列変数
α）入力端子４０７、選択ゲート４１０，４１１，４１
２，４１３及び出力端子４２０から構成されている。
入力され、これは第２図の中間端子１０６に対応し、同
様に端子３０３と端子３０４１とから第２の最小重みコ
ードが入力され、これは第２図の中間端子１０７に対応
する。端子３０１，３０２および端子３０３，３０４は
それぞれ第３図の端子２０２および２０３に対応する。
選択信号端子３０９，３１０，３１１および３１２；は
第２図の中間端子１０８に対応し、加減制御信号端子３
１３は第２図の中間端子１０９に対応する。いま、端子
３０１および３０３にそれぞれ前記第１の最小重みコー
ドのデータ部および前記第２の最小重みコードのデータ
部が順次入力される゛ものとすれば、ゲート３１４は双
方がともに非零であるタイムスロットを検出し、フリッ
プフロップ３１６はそのタイムスロットを１つ遅延させ
るため、中間端子３０７には順次式（１．０の１Ｋで示
される集合要素が出力される。また前記第１の最小重み
コードデータ部はそのまま式（１４）の１Ｆで示される
集合要素であり、中間端子３０５には（Ｆ，）が順次出
力される。前記第２の最小重みコードは端子３０３およ
び３０４から入力され、２−１選択回路３１８および３
１９によりフリップフロップ３１６の出力つまり式（１
４）の（Ｋ，）に対応する信号に制御されて、直接もし
くはフリップフロップ３１５および３１７により１タイ
ムスロット遅延されて出力される。これは式（１８）の
（ｑ１）を発生していることに対応しており、２−１選
択回路３１８の出力には式（１８）の（Ｑ，）のデータ
部が、２−１選択回路３１９の出力部には式（１８）の
（Ｑ，）の極性符号部がそれぞれ順次出力されることに
なる。ゲート３２０および３２１はそれぞれ２−１選択
回路３１８および３１９に出力された式（１８）の（Ｑ
，）に対応するデータ部および極性符号部をそれぞれ端
子３０１および３０２に入力された最小重みコードのデ
ータ部および極性符号部へ加え込むため、式（１４）の
Ｃで示される集合のデータ部および極性符号部が中間端
子３０６および３０８にそれぞれ得られる。端子３０８
のデータは直接加減制御信号として出力端子３１３へ伝
えられ、第２図の加減累算器５００を制御する。ゲート
３２２は端子３０５および３０６に現われる式（１４）
の（Ｆ，）および（０，）に対応するデータ部から式（
８）の第１行、第２行に対応する条件を作り、第２図の
選択回路４００に並列データ入力端子１０３に加えられ
た前記変数ｘを選択することを要求する信号を発生し端
子３０９に伝える。ゲート３２３及びゲート３２６は端
子３０５，３０６，３０７に現われる式（１０の（Ｆｉ
）と（ｃ［）のデータ部と（Ｋ，）とより式（８）の第
３行、第４行に対応する条件を作り、選択回路４００に
並列データ入力端子１０４に加えられた前記変数Ｙを選
択することを要求する信号を発生し、端子３１２に伝え
る。ゲート３２３及びゲート３２５は端子３０５，３０
６，３０７に現われる式（１４）の（Ｆ，）と（Ｃ，）
のデータ部と（Ｋ，）より式（８）の第５行、第６行に
対応する条件を作り、選択回路４００に前記変数Ｙの１
１２つまりＹ／２を選択することを要求する信号を発生
し、端子３１１に伝える。ゲート３２４は端子３０６に
現われる式００の（Ｃ，）のデータ部を反転し、式（８
）の第７行目に対応する条件を作り、選択回路４００に
Ｏを選択する要求する信号を発生し、端子３１０へ伝え
る。第５図に示す選択回路４００は、選択信号入力端子
４０１，４０２，４０３，４０牡ゼロ入力端子４０５、
第３の並列変数（Ｘ）入力端子４０６、第４の並列変数
α）入力端子４０７、選択ゲート４１０，４１１，４１
２，４１３及び出力端子４２０から構成されている。
選択信号入力端子４０１，４０２，４０３および４０４
は第４図の端子３１２，３１１，３０９および３１０に
それぞれ対応し、全体は第２図の中間端子１０８に対応
するものである。
は第４図の端子３１２，３１１，３０９および３１０に
それぞれ対応し、全体は第２図の中間端子１０８に対応
するものである。
端子４０６および４０７はそれぞれ第２図の端子１０３
および１０４に対応し、出力端子４２０は第２図の中間
端子１１０に対応する。また、第４の並列変数α）入力
端子４０７から選択ゲート４１３への接続は１ビットシ
フトダウンした形で接続されているため、選択ゲート４
１３の出力はＹ／２となる。制御回路３００で発生され
た選択信号は端子４０１，４０２，４０３および４０４
に加えられ、選択ゲート４１０，４１１，４１２および
４１３のいずれかを活性化し、活性化されたゲートに従
い出力端子４２０には０，Ｘ，ＹおよびＹ／２のいずれ
か１つが伝えられる。第６図は加減累算器５００を示し
ている。
および１０４に対応し、出力端子４２０は第２図の中間
端子１１０に対応する。また、第４の並列変数α）入力
端子４０７から選択ゲート４１３への接続は１ビットシ
フトダウンした形で接続されているため、選択ゲート４
１３の出力はＹ／２となる。制御回路３００で発生され
た選択信号は端子４０１，４０２，４０３および４０４
に加えられ、選択ゲート４１０，４１１，４１２および
４１３のいずれかを活性化し、活性化されたゲートに従
い出力端子４２０には０，Ｘ，ＹおよびＹ／２のいずれ
か１つが伝えられる。第６図は加減累算器５００を示し
ている。
この累算器は、加減制御信号入力端子５０１、累算入力
端子５０２、累算器出力端子５０３、累算レジスタ５０
４および加減算回路５０５からなり、端子５０１は第４
図の端子３１３と一致し、第２図の中間端子１０９に対
応する。また、端子５０２は第５図の出力端子４２０と
一致し、第２図の中間端子１１０に対応する。出力端子
５０３は第２図の出力端子１０５に対応する。ここで、
累算レジスタ５０４の出力は加減算回路５０５の入カヘ
シフトダウン（１１２）された形で接続されており、通
常式（７）の部分積Ｐ，を蓄えるために一時記憶である
。このため、加減算回路５０５の出力は制御回路３００
から入力端子５０１を経て入力された信号と、選択回路
４００により選択されたデータとにより式（８）のうち
いずれかが毎タイムスロット実行され、新しい式（７）
に示した部分積Ｐ，が累算レジスタ５０４へ転送される
。これをｎ＋２回くり返すことにより式（７）が実現で
き式（５）に示した２項ベクトル積が得られる。以上の
ように、本発明によれば単一の累算器とその他簡単な制
御回路および最小重みコード発生回路などの使用により
２項ベクトル乗算を実現でき、第１図に示す直並列乗算
器２個と加算器１個とにより実現する従来の構成と比べ
大幅に回路規模を縮小できる。
端子５０２、累算器出力端子５０３、累算レジスタ５０
４および加減算回路５０５からなり、端子５０１は第４
図の端子３１３と一致し、第２図の中間端子１０９に対
応する。また、端子５０２は第５図の出力端子４２０と
一致し、第２図の中間端子１１０に対応する。出力端子
５０３は第２図の出力端子１０５に対応する。ここで、
累算レジスタ５０４の出力は加減算回路５０５の入カヘ
シフトダウン（１１２）された形で接続されており、通
常式（７）の部分積Ｐ，を蓄えるために一時記憶である
。このため、加減算回路５０５の出力は制御回路３００
から入力端子５０１を経て入力された信号と、選択回路
４００により選択されたデータとにより式（８）のうち
いずれかが毎タイムスロット実行され、新しい式（７）
に示した部分積Ｐ，が累算レジスタ５０４へ転送される
。これをｎ＋２回くり返すことにより式（７）が実現で
き式（５）に示した２項ベクトル積が得られる。以上の
ように、本発明によれば単一の累算器とその他簡単な制
御回路および最小重みコード発生回路などの使用により
２項ベクトル乗算を実現でき、第１図に示す直並列乗算
器２個と加算器１個とにより実現する従来の構成と比べ
大幅に回路規模を縮小できる。
第１図は従来の直並列乗算回路を示す図、第２図は本発
明の一実施例を示す図、第３図は第２図の最小重みコー
ド発生回路２００を示す図、第４図は第２図の制御回路
３００を示す図、第５図は第２図の選択回路４００を示
す図および第６図は第２図の加減累算器５００を示す図
である。
明の一実施例を示す図、第３図は第２図の最小重みコー
ド発生回路２００を示す図、第４図は第２図の制御回路
３００を示す図、第５図は第２図の選択回路４００を示
す図および第６図は第２図の加減累算器５００を示す図
である。
Claims (1)
- １ 直列に入力される第１および第２の変数をそれぞれ
別々に最小重みコードに変換する第１および第２の最小
重みコード発生回路と、前記第１および第２の最小重み
コード発生回路より得られる前記第１および第２の変数
の最小重みコードを用いて選択信号および加減制御信号
を発生する制御回路と、並列に入力される第３および第
４の変数と前記制御回路から発生される前記選択信号に
より前記第３の変数、前記第４の変数、前記第４の変数
の値の１／２およびゼロのうちいずれかを選択する選択
回路と、前記選択回路に接続され前記制御回路から発生
される前記加減制御信号により累算値の１／２と前記選
択回路出力との加減算を実行し新しい累算値とする加減
累算器とから構成され、前記第１の変数と前記第３の変
数との間の積と前記第２の変数と前記第４の変数との間
の積との和を１つの累算器で演算することを特徴とする
２項ベクトル乗算回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53008546A JPS6053907B2 (ja) | 1978-01-27 | 1978-01-27 | 二項ベクトル乗算回路 |
| GB7902673A GB2015215B (en) | 1978-01-27 | 1979-01-25 | Two-term vector multiplier |
| DE19792902766 DE2902766A1 (de) | 1978-01-27 | 1979-01-25 | Zwei-term-vektor-multiplizierschaltung |
| FR7902135A FR2415838B1 (fr) | 1978-01-27 | 1979-01-26 | Dispositif de multiplication de vecteurs a deux termes |
| US06/006,707 US4215417A (en) | 1978-01-27 | 1979-01-26 | Two-term vector multiplier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53008546A JPS6053907B2 (ja) | 1978-01-27 | 1978-01-27 | 二項ベクトル乗算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54101633A JPS54101633A (en) | 1979-08-10 |
| JPS6053907B2 true JPS6053907B2 (ja) | 1985-11-27 |
Family
ID=11696128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53008546A Expired JPS6053907B2 (ja) | 1978-01-27 | 1978-01-27 | 二項ベクトル乗算回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4215417A (ja) |
| JP (1) | JPS6053907B2 (ja) |
| DE (1) | DE2902766A1 (ja) |
| FR (1) | FR2415838B1 (ja) |
| GB (1) | GB2015215B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20210404711A1 (en) * | 2020-06-26 | 2021-12-30 | Canon Kabushiki Kaisha | Cooling device, semiconductor manufacturing apparatus, and semiconductor manufacturing method |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8005506A (nl) * | 1980-10-06 | 1982-05-03 | Philips Nv | Inrichting voor het uitvoeren van een matnematische operatie en enkele toepassingen van deze inrichting. |
| US5055712A (en) * | 1990-04-05 | 1991-10-08 | National Semiconductor Corp. | Register file with programmable control, decode and/or data manipulation |
| US5241492A (en) * | 1991-05-06 | 1993-08-31 | Motorola, Inc. | Apparatus for performing multiply and accumulate instructions with reduced power and a method therefor |
| US5402452A (en) * | 1992-08-25 | 1995-03-28 | Alcatel Network Systems, Inc. | Incremental phase smoothing desynchronizer and calculation apparatus |
| FR2811168B1 (fr) * | 2000-06-30 | 2002-11-15 | Gemplus Card Int | Procede de conversion de la representation binaire d'un nombre dans une representation binaire signee |
| US9459832B2 (en) | 2014-06-12 | 2016-10-04 | Bank Of America Corporation | Pipelined multiply-scan circuit |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB892112A (en) * | 1957-02-26 | 1962-03-21 | Emi Ltd | Improvements relating to serial digital multiplying and dividing devices |
| NL246808A (ja) * | 1958-12-27 | |||
| FR2175261A5 (ja) * | 1972-03-06 | 1973-10-19 | Inst Francais Du Petrole | |
| US3737638A (en) * | 1972-07-18 | 1973-06-05 | Ibm | A series-parallel multiplication device using modified two{40 s complement arithmetic |
| US4020334A (en) * | 1975-09-10 | 1977-04-26 | General Electric Company | Integrated arithmetic unit for computing summed indexed products |
| US4150434A (en) * | 1976-05-08 | 1979-04-17 | Tokyo Shibaura Electric Co., Ltd. | Matrix arithmetic apparatus |
| PL106470B1 (pl) * | 1977-02-01 | 1979-12-31 | Inst Maszyn Matematycznych | Uklad cyfrowy do obliczania wartosci zlozonych wyrazen arytmetycznych |
-
1978
- 1978-01-27 JP JP53008546A patent/JPS6053907B2/ja not_active Expired
-
1979
- 1979-01-25 GB GB7902673A patent/GB2015215B/en not_active Expired
- 1979-01-25 DE DE19792902766 patent/DE2902766A1/de not_active Withdrawn
- 1979-01-26 FR FR7902135A patent/FR2415838B1/fr not_active Expired
- 1979-01-26 US US06/006,707 patent/US4215417A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20210404711A1 (en) * | 2020-06-26 | 2021-12-30 | Canon Kabushiki Kaisha | Cooling device, semiconductor manufacturing apparatus, and semiconductor manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2415838B1 (fr) | 1986-02-07 |
| US4215417A (en) | 1980-07-29 |
| JPS54101633A (en) | 1979-08-10 |
| GB2015215A (en) | 1979-09-05 |
| GB2015215B (en) | 1982-03-31 |
| FR2415838A1 (fr) | 1979-08-24 |
| DE2902766A1 (de) | 1979-08-02 |
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