JPH03263910A - Ｉｉｒフィルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概要〕 ＩＩＲフィルタに関し、 積和器を必要としない回路形式のＩＩＲフィルタを提供
することを目的とし、 加算手段の出力を遅延する遅延手段と、該遅延手段の出
力をｉ　（ｉは任意の自然数）ビットシフトすることに
よって２−”の乗算を行う乗算手段と、該乗算手段の出
力と前記遅延手段の出力との減算を行う減算手段と、該
減算手段の出力と入力データとを加算する加算手段とを
有する単位回路を任意段数備え、各段の加算手段の出力
を次段の加算手段の入力として順次縦続に接続して初段
の加算手段に入力データを加えたとき、最終段の加算手
段から出力を得るごとく構成してなるものである。

［産業上の利用分野］ 本発明はＩ　Ｉ　Ｒ（Ｉｎｆｉｎｉｔｅ　Ｉｎｐｕｌｓ
ｅ　Ｒｅ５ｐｏｎｓｅ）フィルタに係り、特に積和演算
を必要としない■ＩＲフィルタに関するものである。

１１Ｒフイルタは、エコーキャンセラにおける波形等化
等の目的に用いられている。

このようなＩＩＲフィルタにおいては、積和演算を行う
ことなく、構成できるものであることが要望される。

〔従来の技術〕

例えばエコーキャンセラ方式のディジタル加入者線伝送
方式において、２ＢＩＱ等の多値符号を用いた場合、多
値符号は直流成分を持っているため、トランス等の低域
遮断素子によって、非常に長い時間の符号量干渉や廻り
込みエコーが発生する。このエコーは単ｌｉＪ減少であ
って、１次の■ＩＲフィルタでこれをキャンセルし、ま
たは等化することが可能である。

ここでＩＩＲフィルタとして次式の伝達関数ここでＡｘ
は定数 を有するものを考えるものとする。なおここで、ＡＭは
Ｚ−１の項を含んでもよい。

第４図は従来のＩＩＲフィルタの構成例を示したもので
あって、２０．．２０□、−・−９２０には単位回路を
示している。

第４図のＩＩＲフィルタにおいて、Ｋ＝１の場合を考え
るものとし、（１）式を漸化式で示すとＵ（わ。１）＝
しい）　・Ｄ　、　＋　Ａ　Ｉ　　　　　　　−（ｚ）
となる。

いまエコーキャンセラの場合を考えると、送信シンボル
をａｋ、単ｔＩＩｆＩｉ少の割合（減衰係数）をＤＴ、
フィルタの重み係数をＣｒ、エコーレプリカを盲。、と
すると、フィルタ出力ＩＪｎ＋１．は１演算周期前の出
力をＵ（ｋ、として Ｕ　ｎ、ｎ　　＝　Ｄｒ　　−Ｕ　（Ｉｌｌ　　＋　ａ
　ｋ＝−（３）ｅ　（ｋ）　　＝Ｃｒ　　’　Ｕ　（ｋ
）　　　　　　　　　　　・−（４）となる。

第５図は従来のＩＩＲフィルタのシグナルフローを示す
図であって、（３）式に対応している。第５図において
、１１は加算器、１２は遅延素子（Ｚ−’）、１３は乗
算器である。

第５図の回路においては、出力Ｕ（。を遅延素子１２に
よって１演算周期遅延することによって出力Ｕ（ｋ−１
１を発生し、乗算器１３においてこれに減衰係数ＤＴを
乗算してＤｆ　　’　Ｕｔｋ−１）を得、加算器１１に
おいてこれに送信シンボルａｋを加算することによって
、出力Ｕ　、に、を得ることが示されている。

このように従来のＩＩＲフィルタにおいて、〔２）式に
対応するハードウェア構成を考えると、積和器が必要に
なることがわかる。

〔発明が解決しようとする課題〕

上述のようにエコーキャンセラを論理回路を用い、ＩＩ
Ｒフィルタによって実現しようとすると、積和器が必要
になる。

積和器は乗算器を含むため、一般にそのハードウェア規
模が大きくなるという問題がある。

零発嬰はこのような従来技術の課題を解決しようとする
ものであって、単調減少の歪を補償するために用いられ
るＩＩＲフィルタであって、積和器を必要としない回路
形式のＩＩＲフィルタを提供することを目的としている
。

〔課題を解決するための手段〕

本発明は第１図にその原理的構成を示すように、加算手
段１と、遅延手段２と、乗算手段３と、減算手段４とを
有する単位回路を任意段数備え、各段の加算手段の出力
を次段の加算手段の入力として順次縦続に接続して、初
段の加算手段に入力データを加えたとき、最終段の加算
手段から出力を得るごとく構成してなるものである。

ここで、加算手段１は、減算手段４の出力と入力データ
とを加算する作用を行うものである。遅延手段２は、こ
の加算手段１の出力を遅延する。

乗算手段３は、この遅延手段２の出力をｊ　（ｉは任意
の自然数）ビットシフトすることによって２”の乗算を
行う。減算手段４は、この乗算手段３の出力と遅延手段
２の出力との減算を行うものである。

〔作用〕

本発明においては（３）式で示されたようなＵ　Ｔ＊＊
＋１　＝　ＤＴ　・Ｕ　ｎ＋　＋ａ　ｋの演算を行う構
成のＩＩＲフィルタにおいて、Ｄｔ＝１２−’とおいた
構成とする。

いま、（３）式でＤｔ＝１　２−”とおくと、Ｕ（ｋ、
＋＋　　＝　（１２−Ｊ　Ｕｔｈ）＋ａｋ＝Ｕｔｈ＋　
　２−”・Ｕ（ｋ、＋ａ、、　　−（５）となる。

（５）式から明らかなように、出力Ｕ（ｋｌｌ　の計算
は、Ｕ＜＊＋　からＵ　、に、をｉビット左シフトした
ものを減算することによって実現できることがわかる。

従ってこの方式によって構成された本発明の■ＩＲフィ
ルタでは、乗算を行う必要がないので、積和器が不要と
なる。

〔実施例〕

第２図は本発明の一実施例を示したものであって、第５
図におけると同じものを同じ番号で示し、１４は減算器
（加算器）である。第２図の回路は、本発明のＩＩＲフ
ィルタの単位回路のシグナルフローを示している。

第２図の回路においては、出力Ｕ０、を遅延素子１２に
よって１演算周期遅延することによって出力Ｕ（ｋ−１
１を発、生し、乗算器１３においてこれに２−’を乗算
して２−゛・Ｕ　（ｋ−１１を得る。そして減算器１４
においてこれを出力Ｕ（ｋ−１１から減算することよっ
て、Ｕｎ−＋＋　　２−”・Ｕ、に−１を得る。

さらに加算器１１において減算器１４の出力に送信シン
ボルａｋを加算することによって、出力Ｕ　（ｋ）を得
ることが示されている。この場合、乗算器１３における
乗算は、入力Ｕ（ｋ、をｉビット左シフトすることによ
って行われる。

このように第２図に示された回路では、減衰係数り、を
１−２−’とおくことによって、積和器を使用すること
なく、ＩＩＲフィルタの演算を行うことができる。

第３図は本発明のＩＩＲフィルタの構成例を示したもの
であって、第４図の従来例に対応している。

第３図においては、Ｎ　（ｉ−１〜Ｎ）個の単位回路（
１）〜（ｉ）を有する場合を例示し、１１．．１１□。

１１　ｓ、−、１１＝　はそれぞれ加算器、１２．．１
２、．１２１−’＋　１２ｉ　はそれぞれ遅延時間Ｔｓ
ｅｃの遅延素子（Ｚ−’）である。また１５．．１５２
．１５ｓ、−、１５ｔ　　（Ｄ＋、　Ｄ−、Ｄｚ、　　
−、Ｄｉ　）はそれぞれ第２図に示された乗算器１３と
減算器１４からなり、入力に対してＤｙ”’１２−”の
乗算を実行する回路である。この回路は２−・の演算を
ｉビットのシフタによって行い、これと減算器（加算器
）とを組み合わせることによって、容易に実現すること
ができる。

第３図に示された回路において、時刻ｋにおけるＩＩＲ
フィルタの各段の単位回路（１）〜（ｎ）の出力をＵｉ
ｋとすると、 となる。

第３図の回路は、時刻ｋにおいて、（６）式の演算をＴ
ｓｅｃ以内に実行する。従って各単位回路については、
（４）式におけるそれぞれの式の演算をＴＺＮ　ｓｅｃ
ずつの速度で実行する。

そして第３図の回路における（６）式の演算が終了した
とき、次の時刻（ｋ＋１）で出力Ｕ、ｋをＩＴｓｅｃＴ
ｓｅｃ以内力ａｋとして与えて、再び（６）式の演算を
Ｔ　ｓｅｃ以内に実行する。

このようにして、次式 で示される、所要のＩＩＲフィルタの演算を実行するこ
とができる。

〔発明の効果〕

以上説明したように本発明によれば、ＩＩＲフィルタを
積和演算を行うことなしに、ピントシフタと加算器のみ
で構成することができるので、回路規模を小さくするこ
とができ、第４図に示された従来回路の場合と比較する
と、ハードウェア規模が１／１０以下となるので、スペ
ース的に有利であるとともに極めて経済的である。

【図面の簡単な説明】

第１図は本発明の原理的構成を示す図、第２図は本発明
の一実施例を示す図、第３図は本発明の１１Ｒフイルタ
の構成例を示す図、第４図は従来のＩＩＲフィルタの構
成例を示す図、第５図は従来のＩＩＲフィルタのシグナ
ルフローを示す図である。 １は加算手段、２は遅延手段、３は乗算手段、４は減算
手段である。

Claims (1)

1. 【特許請求の範囲】 加算手段（１）の出力を遅延する遅延手段（２）と、該
   遅延手段（２）の出力をｉ（ｉは任意の自然数）ビット
   シフトすることによって２＾−＾ｉの乗算を行う乗算手
   段（３）と、 該乗算手段（３）の出力と前記遅延手段（２）の出力と
   の減算を行う減算手段（４）と、 該減算手段（４）の出力と入力データとを加算する加算
   手段田とを有する単位回路を任意段数備え、各段の加算
   手段の出力を次段の加算手段の入力として順次縦続に接
   続して初段の加算手段に入力データを加えたとき、最終
   段の加算手段から出力を得るごとく構成してなることを
   特徴とするＩＩＲフィルタ。