JPH0310415A - デシメーション・フィルタ - Google Patents
デシメーション・フィルタInfo
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- JPH0310415A JPH0310415A JP14633189A JP14633189A JPH0310415A JP H0310415 A JPH0310415 A JP H0310415A JP 14633189 A JP14633189 A JP 14633189A JP 14633189 A JP14633189 A JP 14633189A JP H0310415 A JPH0310415 A JP H0310415A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデシメーション・フィルタに関し、特にオーバ
ーサンプリング形Ａ−Ｄ変換器の出力信号を間び〈際に
必要となるデシメーシ＝Ｉ／・フィルタに関する。
ーサンプリング形Ａ−Ｄ変換器の出力信号を間び〈際に
必要となるデシメーシ＝Ｉ／・フィルタに関する。
Ａ−Ｄ変換の技術の１つとして、所望のサンプリングレ
ートよυも高いサンプリングレートでＡ−Ｄ変換器を動
作させて量子化ノイズのパワーを周波数軸上に分散させ
、必要な帯域をフィルタリングしてからサンプリングレ
ートを下げる（サンプルを間びく）方式が通信用のＬＳ
Ｉ等で広く用いられるようになってきた。一般にオーバ
ーサンプリング形Ａ−Ｄ変換器と呼はれるものであシ、
オーバーサンプリングによる量子化ノイズ低減効果及び
ノイズシェイピングと呼ばれる量子化ノイズスペクトル
分布の制御技術等の効果によりＡ −Ｄ変換器の所望ピ
ッ、ト数、及びアナログ回路の規模を小さくすることが
可能となる。
ートよυも高いサンプリングレートでＡ−Ｄ変換器を動
作させて量子化ノイズのパワーを周波数軸上に分散させ
、必要な帯域をフィルタリングしてからサンプリングレ
ートを下げる（サンプルを間びく）方式が通信用のＬＳ
Ｉ等で広く用いられるようになってきた。一般にオーバ
ーサンプリング形Ａ−Ｄ変換器と呼はれるものであシ、
オーバーサンプリングによる量子化ノイズ低減効果及び
ノイズシェイピングと呼ばれる量子化ノイズスペクトル
分布の制御技術等の効果によりＡ −Ｄ変換器の所望ピ
ッ、ト数、及びアナログ回路の規模を小さくすることが
可能となる。
このＡ−Ｄ変換器の出力サンプル列を間ひく際には、折
シ返し現象を防ぐために、必要な帯域だけを取出すフィ
ルタ処理が必要となるが、このために設けるフィルタが
デシメーション・フィルタである。代表的なデシメーシ
ョン・フィルタとして なる伝達間ａをもつものがある。但し、ｎはサンプリン
グびき率であシ、ｚ ＝ ｅｘｐ （ｊ２πｆ／ ｆＢ
）（ｆ：周波数、ｆｓ＝＝Ａ−Ｄ変換器出力、即ち入力
信号のサンプリング周波数）である。
シ返し現象を防ぐために、必要な帯域だけを取出すフィ
ルタ処理が必要となるが、このために設けるフィルタが
デシメーション・フィルタである。代表的なデシメーシ
ョン・フィルタとして なる伝達間ａをもつものがある。但し、ｎはサンプリン
グびき率であシ、ｚ ＝ ｅｘｐ （ｊ２πｆ／ ｆＢ
）（ｆ：周波数、ｆｓ＝＝Ａ−Ｄ変換器出力、即ち入力
信号のサンプリング周波数）である。
しを抑制する。
Ｈｌ （Ｚ）を実現する従来のデシメーション・フィル
タとしては、第５図に示すような回路が用いられている
。
タとしては、第５図に示すような回路が用いられている
。
信号入力端子から入力されたＡ−Ｄ変換器の出力信号、
即ち入力信号ＩＮは、係数発生器３Ａ＋３Ｂで発生した
係数列に１１に２と乗算器ＭＰ１．ＭＰ２によシ係数乗
算され、加算器ＡＤＤ ｔ １ 、 ＡＤＤ １２及び
レジスタＲＧ１１． ＲＧｌ、によ）それぞれ積算され
てレジスタＲＧ１１．ＲＩＧ１．に保持される。
即ち入力信号ＩＮは、係数発生器３Ａ＋３Ｂで発生した
係数列に１１に２と乗算器ＭＰ１．ＭＰ２によシ係数乗
算され、加算器ＡＤＤ ｔ １ 、 ＡＤＤ １２及び
レジスタＲＧ１１． ＲＧｌ、によ）それぞれ積算され
てレジスタＲＧ１１．ＲＩＧ１．に保持される。
係数発生器３＾ｙ３Ｂの発生する係数列に１ ＋ Ｋ２
は（１）式を展開した（２）式。
は（１）式を展開した（２）式。
Ｈｌ（ｚ）＝ １ ＋２ ｚ ＋３ ｚ ＋・・・
＋ （ｎ−１） ｚ−”＋ｎｚ ＋（ｎ−１）ｚ
＋・・・＋２２−２１＋１＋ｚ−２ｎ＋２
・・・・・・・・・・・・・・・（２）を実現す
るように第６図に示すような三角形状の数値列である。
＋ （ｎ−１） ｚ−”＋ｎｚ ＋（ｎ−１）ｚ
＋・・・＋２２−２１＋１＋ｚ−２ｎ＋２
・・・・・・・・・・・・・・・（２）を実現す
るように第６図に示すような三角形状の数値列である。
レジスタＲＧ１１．ＲＩＧ１２への積算値は、（１）式
のフィルタ演算が１サイクル終了した時点でセレクタ４
を介してレジスタＲＧ、３にラッチされ、レジスタａＧ
ｔｔ 、 ＲＧｘｚはリセットされて次サイクルの演算
にはいる。
のフィルタ演算が１サイクル終了した時点でセレクタ４
を介してレジスタＲＧ、３にラッチされ、レジスタａＧ
ｔｔ 、 ＲＧｘｚはリセットされて次サイクルの演算
にはいる。
乗算、積算のための回路が２系統あるのは、タップ長２
ｎが間びき率ｎよシも大きく、係数乗算をオーバーラツ
プさせる必要があるからである。
ｎが間びき率ｎよシも大きく、係数乗算をオーバーラツ
プさせる必要があるからである。
Ａ−Ｄ変換器の出力信号、即ち入力信号ＩＮが±２ｍ
（ｍ：自然数）しかとらないような場合（例えば１ビツ
トデルタ・シグマＡ−Ｄ変換器出力）には１乗算器ＭＰ
１． ＭＰ ２は係数列Ｋｌ、に、をシフト演算する
回路で実現されるのが普通である。
（ｍ：自然数）しかとらないような場合（例えば１ビツ
トデルタ・シグマＡ−Ｄ変換器出力）には１乗算器ＭＰ
１． ＭＰ ２は係数列Ｋｌ、に、をシフト演算する
回路で実現されるのが普通である。
又、回路の動作速度が入力信号ＩＮのサンプリングレー
トｆｓと比べて余裕がある場合には、乗算器、加算器を
多重化してノ・−ドウエアを削減することも行なわれて
いる。
トｆｓと比べて余裕がある場合には、乗算器、加算器を
多重化してノ・−ドウエアを削減することも行なわれて
いる。
上述した従来のデシメーション・フィルタで問題となる
のは、そのハードウェア量である。
のは、そのハードウェア量である。
オーバーサンプリング形Ａ−Ｄ変換器として単純な１ビ
ツトデルタ・シグマ変調を用いている場合には、従来技
術のシフト演算、多重化等のノ・−ドウエア削減手法で
十分であるが、多ビット化。
ツトデルタ・シグマ変調を用いている場合には、従来技
術のシフト演算、多重化等のノ・−ドウエア削減手法で
十分であるが、多ビット化。
高速化された場合にはどうしても乗算器、加算器を２系
統はもつ必要性がある。
統はもつ必要性がある。
又、係数列としてさらにタップ数の大きいものが必要と
なる場合には、さらに乗算器、加算器をもつ必要がある
。加算器についてはハードウェア全体に占める割合はそ
う問題にならないと考えられるが、乗算器については多
段の加算器とデコータとによプ構成されるためこの影響
が太きい。
なる場合には、さらに乗算器、加算器をもつ必要がある
。加算器についてはハードウェア全体に占める割合はそ
う問題にならないと考えられるが、乗算器については多
段の加算器とデコータとによプ構成されるためこの影響
が太きい。
又、消費電力、動作速度の点においても、間びきする前
の高速動作部に乗算器を複数設けることは問題が大きく
なる。
の高速動作部に乗算器を複数設けることは問題が大きく
なる。
本発明の目的は、ハードウェア量を削減することができ
、かつ動作速度の向上をはかることができるデシメーシ
ョン・フィルタを提供することにある。
、かつ動作速度の向上をはかることができるデシメーシ
ョン・フィルタを提供することにある。
（１１１１題を解決するための手段〕
本発明のデシメーション・フィルタは、入力信号のサン
プリングレートを１ ／ ｎにするデシメーション・フ
ィルタであって、前記入力信号のサンブリング周期と同
一の単位遅延量をもつ第１のレジスタと、第１の加算器
とを備え、所定のオーバーフローレベル、アンダーフロ
ーレベルの２の補（Ｊ ２πｆ／ ｆ ｓ ） ＋ ｆ
：周波数、ｆｓ：入力信号のサンプリング周波数）な
るフィルタ演算を行い、かつこのフィルタ演算の各周期
ごとの前記第１のレジスタの初期値をリセットする積分
器段と、前記入力信号のサンプリング周期のｎ倍の単位
遅延量をもつ第２のレジスタ、及び第２の加算器を備え
、前記積分器段の出力信号に対して、この積分器段ト同
一のオーバーフローレベル、アンダーフローレベルの２
の補数演算によシ伝達関数Ｈ（ｚ）＝１− ｚ なる
フィルタ演算を行う微分器段とを有している。
プリングレートを１ ／ ｎにするデシメーション・フ
ィルタであって、前記入力信号のサンブリング周期と同
一の単位遅延量をもつ第１のレジスタと、第１の加算器
とを備え、所定のオーバーフローレベル、アンダーフロ
ーレベルの２の補（Ｊ ２πｆ／ ｆ ｓ ） ＋ ｆ
：周波数、ｆｓ：入力信号のサンプリング周波数）な
るフィルタ演算を行い、かつこのフィルタ演算の各周期
ごとの前記第１のレジスタの初期値をリセットする積分
器段と、前記入力信号のサンプリング周期のｎ倍の単位
遅延量をもつ第２のレジスタ、及び第２の加算器を備え
、前記積分器段の出力信号に対して、この積分器段ト同
一のオーバーフローレベル、アンダーフローレベルの２
の補数演算によシ伝達関数Ｈ（ｚ）＝１− ｚ なる
フィルタ演算を行う微分器段とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、入力信号ＩＮのサンプリング周期と同一
の単位遅延量をもつ第１のレジスタＲ０１と、この第１
のレジスタの出力信号Ｄ１と入力信号ＩＮとを加算する
加算器ＡＤＤ ｌとを備え、所定ノオーバーフローレベ
ル、アンダーフ一一レベルなるフィルタ演算を行い、か
つこのフィルタ演算の各周期ごとの第１のレジスタＲＯ
１の初期値をリセット信号Ｒ８ＴＫよｌセットする第１
の積分器段１＾と、この第１の積分器段１人と同一の回
路構成、フィルタ演算機能、リセット機能をもち、第１
の積分器段ＩＡの出力信号に対してフィルタ演算処理を
行う第２の積分器段ＩＢと、この第２の積分器段ＩＢの
出力信号を一時保持し出力するレジスタＩＩＩＩＧ、と
、入力信号ＩＮのサンプリング周期のｎ倍の単位遅延量
をもつ第２のレジスタ肪４、及びこの第２のレジスタ肪
４の出力信号とレジスタ肪３の出力信号とを減算する第
２の加算器Ａｌ）Ｄ３を備え、レジスタ１−ＬＧ、の出
力信号Ｄ３に対して、第１．第２の積分器段ｌム＋ＩＢ
と同一のオーバーフローレベル、アンダー７０−レ
ベルの２の補数演算により伝達関数）ｉ（ｚｌ ＝ ｌ
−ｚ ”なるフィルタ演算を行う第１の微分器段２人と
、この第１の微分器段２Ａと同一の回路構成、フィルタ
演算機能をもち、第１の微分器段２Ａの出力信号に対し
てフィルタ演算処理を行う第２の微分器段２Ｂとを有す
る構成となっている。
の単位遅延量をもつ第１のレジスタＲ０１と、この第１
のレジスタの出力信号Ｄ１と入力信号ＩＮとを加算する
加算器ＡＤＤ ｌとを備え、所定ノオーバーフローレベ
ル、アンダーフ一一レベルなるフィルタ演算を行い、か
つこのフィルタ演算の各周期ごとの第１のレジスタＲＯ
１の初期値をリセット信号Ｒ８ＴＫよｌセットする第１
の積分器段１＾と、この第１の積分器段１人と同一の回
路構成、フィルタ演算機能、リセット機能をもち、第１
の積分器段ＩＡの出力信号に対してフィルタ演算処理を
行う第２の積分器段ＩＢと、この第２の積分器段ＩＢの
出力信号を一時保持し出力するレジスタＩＩＩＩＧ、と
、入力信号ＩＮのサンプリング周期のｎ倍の単位遅延量
をもつ第２のレジスタ肪４、及びこの第２のレジスタ肪
４の出力信号とレジスタ肪３の出力信号とを減算する第
２の加算器Ａｌ）Ｄ３を備え、レジスタ１−ＬＧ、の出
力信号Ｄ３に対して、第１．第２の積分器段ｌム＋ＩＢ
と同一のオーバーフローレベル、アンダー７０−レ
ベルの２の補数演算により伝達関数）ｉ（ｚｌ ＝ ｌ
−ｚ ”なるフィルタ演算を行う第１の微分器段２人と
、この第１の微分器段２Ａと同一の回路構成、フィルタ
演算機能をもち、第１の微分器段２Ａの出力信号に対し
てフィルタ演算処理を行う第２の微分器段２Ｂとを有す
る構成となっている。
ここで、減算は２の補数表現では各ビットの反転と加算
器の最下位ビットのキャリー人力へのサインビットの入
力により実現されるので、加算器で構成している。
器の最下位ビットのキャリー人力へのサインビットの入
力により実現されるので、加算器で構成している。
入出力信号子弾及び各レジスタＲＧｌ−凡Ｇｓの動作タ
イミングの関係を第２図に示す。
イミングの関係を第２図に示す。
レジスタＲＯ１，ＲＧ２は入力信号のサンプリング周期
で動作しｚ １なる項を実現し、レジスタ）ｔｏ３〜韻
５は入力信号ＩＮのサンプリング周期のｎ倍の周期で動
作してｚ ｎなる項を実現している。これらの動作によ
り全体で なる伝達関数のフィルタ演算を行い、入力信号ＩＮのサ
ンプリングレートを１ ／ ｎにデシメーシヨン（間ひ
き）する。
で動作しｚ １なる項を実現し、レジスタ）ｔｏ３〜韻
５は入力信号ＩＮのサンプリング周期のｎ倍の周期で動
作してｚ ｎなる項を実現している。これらの動作によ
り全体で なる伝達関数のフィルタ演算を行い、入力信号ＩＮのサ
ンプリングレートを１ ／ ｎにデシメーシヨン（間ひ
き）する。
ここで重要なのは、加算器ＡＤＤ１〜ＡＤＤ４ｔ″オー
／＜−７ＣＩ−，７ンダーフローが同一の信号レベルで
生じるような２の補数演算の回路としておくこと（但し
、（３）式と入力信号ＩＮの最大レベルで決定される出
力信号の最大レベルでのオーバー７０、アンダーフロー
は生じないだけのビット幅は必要）、及び積分器段１ム
＋ＩＢのレジスタＲＧｌ。
／＜−７ＣＩ−，７ンダーフローが同一の信号レベルで
生じるような２の補数演算の回路としておくこと（但し
、（３）式と入力信号ＩＮの最大レベルで決定される出
力信号の最大レベルでのオーバー７０、アンダーフロー
は生じないだけのビット幅は必要）、及び積分器段１ム
＋ＩＢのレジスタＲＧｌ。
ＲＧ２の初期値がリセット信号Ｒ８Ｔにより各フィルタ
演算周期ごとにリセットされている必要があるというこ
とである。
演算周期ごとにリセットされている必要があるというこ
とである。
第１の条件は、一定のビット幅の２の補数演算において
は、最終的な答がオーバーフロー、アンダーフローしな
いならは計算の途中結果のオーバーフロー、アンダーフ
ロー社無視できるという性ｆ＝ｏに生じた極を伝達関数
）１（ｚ）＝ １−ｚ−に含まれるｆ＝００零点でキャ
ンセルするための条件でアル。オーバーフローレベル、
アンダーフローレベルを合わせておかないと１例えは前
段で一回オーバーフローしたものが後段でアンダーフロ
ーして正しい値に戻らない。
は、最終的な答がオーバーフロー、アンダーフローしな
いならは計算の途中結果のオーバーフロー、アンダーフ
ロー社無視できるという性ｆ＝ｏに生じた極を伝達関数
）１（ｚ）＝ １−ｚ−に含まれるｆ＝００零点でキャ
ンセルするための条件でアル。オーバーフローレベル、
アンダーフローレベルを合わせておかないと１例えは前
段で一回オーバーフローしたものが後段でアンダーフロ
ーして正しい値に戻らない。
第２の条件は、レジスタ跪１．凡Ｇ２にフィルタ演算の
初期状態で、ある値が残っていると永久にその影響が残
るのでそれを避けるためのものである。具体的には積分
器段１人＋ＩＢにおいてレジスタｍｉ、ｈｏ２に初期値
が残っていると積分器段ＩＡ＋ＩＢの出力信号に直流オ
フセットを生じる。
初期状態で、ある値が残っていると永久にその影響が残
るのでそれを避けるためのものである。具体的には積分
器段１人＋ＩＢにおいてレジスタｍｉ、ｈｏ２に初期値
が残っていると積分器段ＩＡ＋ＩＢの出力信号に直流オ
フセットを生じる。
伝達関数の積分器を含む回路であっても、正しく（３）
式のフィルタ演算を行なうことができる。
式のフィルタ演算を行なうことができる。
第３図は本発明の第２の実施例の回路図である。
この実施例が第１の実施例と異なる点は、第１の微分器
段２ムのレジスタ肪４の出力信号をこのレジスタ肪４と
同一の単位遅延量だけ遅延して加算器ＡＤＬ） ３に印
加するレジスタ冊６を追加して微分器段２ｃとし、全体
の伝達関数か による極は後続の１ ｚ ｎ 、 １ ｚ−２ｎな
る伝達関数の微分器段２Ｂ＋２Ｃの零点でキャンセルさ
れているため、第１の実施例に示した２つの条件を満た
す回路構成により安定に動作する。
段２ムのレジスタ肪４の出力信号をこのレジスタ肪４と
同一の単位遅延量だけ遅延して加算器ＡＤＬ） ３に印
加するレジスタ冊６を追加して微分器段２ｃとし、全体
の伝達関数か による極は後続の１ ｚ ｎ 、 １ ｚ−２ｎな
る伝達関数の微分器段２Ｂ＋２Ｃの零点でキャンセルさ
れているため、第１の実施例に示した２つの条件を満た
す回路構成により安定に動作する。
（４）式による伝達関数の係数列は、第４図に示すよう
に、タップ長が３０の台形状のものとなる。
に、タップ長が３０の台形状のものとなる。
従ってこの伝達関数を従来の回路で実現すると、乗算器
を含む回路が３系統必要となるが、本実施例ではレジス
タの増加のみで実現可能となっている。
を含む回路が３系統必要となるが、本実施例ではレジス
タの増加のみで実現可能となっている。
これら実施例で示されるように、本発明においては乗算
器を必要としないので、ノ・−ドウエア量を削減するこ
とができる。
器を必要としないので、ノ・−ドウエア量を削減するこ
とができる。
なお、これら実施例において、加算器の多重化が可能な
ことは、従来例と同等である。むしろ、乗算器の遅延時
間分を考慮すれば多重化は従来例よりも容易である。但
し、それに伴いセレクタや制御論理回路が増加すること
は避けられない。
ことは、従来例と同等である。むしろ、乗算器の遅延時
間分を考慮すれば多重化は従来例よりも容易である。但
し、それに伴いセレクタや制御論理回路が増加すること
は避けられない。
又、「オーバーフロー、アンダーフローレベルを同一に
する」ということは必ずしも同一ビット幅で統一すると
いうことを意味している訳ではない。つまり、デシメー
ション・フィルタに課せられたノイズ特性仕様に合わせ
て、各段でデータの下位ピッＺａｔ−丸めてビット数を
減らすことはできる。
する」ということは必ずしも同一ビット幅で統一すると
いうことを意味している訳ではない。つまり、デシメー
ション・フィルタに課せられたノイズ特性仕様に合わせ
て、各段でデータの下位ピッＺａｔ−丸めてビット数を
減らすことはできる。
以上説明したように本発明は、伝達関数Ｈ（ｚ）＝の積
分器段の出力信号に対して伝達関数Ｈ１ｚｌ＝１ｚ ｎ
なるフィルタ演算を行う微分器段とを設け、これら各段
のフィルタ演算を同一のオーバーフローレベル、アンダ
ーフローレベルのｚｏｍａ演算により行い、かつ積分器
膜内のレジスタのフィルタ演算の各周期の初期値をリセ
ットする構成とすることにより、従来必要としていた乗
算器を削除することができるので、ハードウェア量を削
減することができ、かつ動作速度を向上させることがで
きる効果がある。
分器段の出力信号に対して伝達関数Ｈ１ｚｌ＝１ｚ ｎ
なるフィルタ演算を行う微分器段とを設け、これら各段
のフィルタ演算を同一のオーバーフローレベル、アンダ
ーフローレベルのｚｏｍａ演算により行い、かつ積分器
膜内のレジスタのフィルタ演算の各周期の初期値をリセ
ットする構成とすることにより、従来必要としていた乗
算器を削除することができるので、ハードウェア量を削
減することができ、かつ動作速度を向上させることがで
きる効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
第１図に示された実施例の動作を説明するための各部信
号のタイミング図、第３図は本発明の第２の実施例を示
す回路図、第４図は第３図に示された実施例の動作を説
明するための係数列のタイミング図、第５図は従来のデ
シメーション・フィルタの一例を示す回路図、第６図は
第５図に示されたデシメーション・フィルタの動作を説
明するための係数列のタイミング図である。 ＩＡ＋ＩＢ”’積分器段ｓ ２Ａ＋２Ｃ”’微分器段
、３Ａ＋３Ｂ・・・係数発生器、４・・・セレクタ、Ａ
ＤＤ １〜ＡＤＤ、。 ＡＤＤｌｌ 、 ＡＤＤ１２・・・加算器、ＭＥ’ ｌ
、ＭＰ ２・・・乗算器、ＲＩＧ １−ＲＧ 、 、
ＲＧ １１〜照１３・・・レジスタ。
第１図に示された実施例の動作を説明するための各部信
号のタイミング図、第３図は本発明の第２の実施例を示
す回路図、第４図は第３図に示された実施例の動作を説
明するための係数列のタイミング図、第５図は従来のデ
シメーション・フィルタの一例を示す回路図、第６図は
第５図に示されたデシメーション・フィルタの動作を説
明するための係数列のタイミング図である。 ＩＡ＋ＩＢ”’積分器段ｓ ２Ａ＋２Ｃ”’微分器段
、３Ａ＋３Ｂ・・・係数発生器、４・・・セレクタ、Ａ
ＤＤ １〜ＡＤＤ、。 ＡＤＤｌｌ 、 ＡＤＤ１２・・・加算器、ＭＥ’ ｌ
、ＭＰ ２・・・乗算器、ＲＩＧ １−ＲＧ 、 、
ＲＧ １１〜照１３・・・レジスタ。
Claims (1)
- 入力信号のサンプリングレートを１／ｎにするデシメー
ション・フィルタであって、前記入力信号のサンプリン
グ周期と同一の単位遅延量をもつ第１のレジスタと、第
１の加算器とを備え、所定のオーバーフローレベル、ア
ンダーフローレベルの２の補数演算により伝達関数Ｈ（
ｚ）＝１／（１−ｚ＾−＾１）、（ｚ＝ｅｘｐ（ｊ２π
ｆ／ｆ＿ｓ）、ｆ：周波数、ｆ＿ｓ：入力信号のサンプ
リング周波数）なるフィルタ演算を行い、かつこのフィ
ルタ演算の各周期ごとの前記第１のレジスタの初期値を
リセットする積分器段と、前記入力信号のサンプリング
周期のｎ倍の単位遅延量をもつ第２のレジスタ、及び第
２の加算器を備え、前記積分器段の出力信号に対して、
この積分器段と同一のオーバーフローレベル、アンダー
フローレベルの２の補数演算により伝達関数Ｈ（ｚ）＝
１−ｚ＾−＾ｎなるフイルタ演算を行う微分器段とを有
することを特徴とするデシメーション・フィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14633189A JPH0310415A (ja) | 1989-06-07 | 1989-06-07 | デシメーション・フィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14633189A JPH0310415A (ja) | 1989-06-07 | 1989-06-07 | デシメーション・フィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0310415A true JPH0310415A (ja) | 1991-01-18 |
Family
ID=15405271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14633189A Pending JPH0310415A (ja) | 1989-06-07 | 1989-06-07 | デシメーション・フィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0310415A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05259813A (ja) * | 1992-03-03 | 1993-10-08 | Nec Corp | ディジタルフィルタ |
| JP2006113153A (ja) * | 2004-10-12 | 2006-04-27 | Sharp Corp | １ビット信号のダウンサンプリング装置、ダウンサンプリング方法、マルチチャンネルオーディオ装置、及びマルチチャンネルオーディオ装置の音声再生方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6243205A (ja) * | 1985-08-21 | 1987-02-25 | Hitachi Ltd | 間引きフイルタ |
-
1989
- 1989-06-07 JP JP14633189A patent/JPH0310415A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6243205A (ja) * | 1985-08-21 | 1987-02-25 | Hitachi Ltd | 間引きフイルタ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05259813A (ja) * | 1992-03-03 | 1993-10-08 | Nec Corp | ディジタルフィルタ |
| JP2006113153A (ja) * | 2004-10-12 | 2006-04-27 | Sharp Corp | １ビット信号のダウンサンプリング装置、ダウンサンプリング方法、マルチチャンネルオーディオ装置、及びマルチチャンネルオーディオ装置の音声再生方法 |
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